CN111354780A - 一种带有反型注入侧壁的超级结终端及其制作方法 - Google Patents

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Abstract

公开了一种带有反型注入的超级结终端及其制作方法。所述侧壁注入形成的超级结终端包括外延柱、反型注入侧壁和沟槽,外延柱和沟槽是在衬底上通过外延生长形成的具有掺杂的半导体区域,通过刻蚀形成,反型注入侧壁通过在沟槽侧壁进行离子注入形成,沟槽与外延柱区相间排列,位于两个相邻外延柱区之间。该带有反型注入的超级结终端可以在器件阻断电压时使有源区边缘电场分布比较均匀,从而提高边缘区域耐压,充分发挥有源区的耐压能力。

Description

一种带有反型注入侧壁的超级结终端及其制作方法
技术领域
本发明涉及一种半导体器件,尤其涉及一种带有反型注入侧壁的超级结终端及其制作方法。
背景技术
几年来国际上对节能减排越来越重视,这对大型电力电子设备的损耗控制和效率提升提出了更高的要求。作为电力电子设备的重要组成部分,半导体功率器件受到了业界的广泛关注。
击穿电压是半导体功率器件的重要指标,表示器件能够耐受的最大电压。功率器件的有源区通过合理的设计可以获得几千伏的击穿电压,从而适用于更高功率的应用场合。然而有源区并不是无限延展的,在有源区的边缘处,即半导体功率器件的终端,如果没有合理的设计,将会极大地限制有源区耐压的实现。为了在尽可能小的面积上形成耐压尽可能高的终端,业界提出了多种类型的设计方案。其中包括沟槽终端、倾斜终端、结终端、场限环终端、复合浮空结终端、空间调制结终端等多种类型。
现有终端技术可以实现较大的击穿电压,但是因为在阻断大电压时终端区域的电场分布不够均匀,所以不能最大程度发挥有源区设计的最大耐压,而且所需的终端面积较大。
发明内容
为了解决背景技术中提出的问题,本专利提出了一种带有反型注入侧壁的超级结终端及其制作方法。
根据本发明实施例的一种带有反型注入侧壁的超级结终端,所述超级结终端位于有源区的边缘,包括:衬底;多个外延柱区,位于所述衬底上方,且位于所述有源区的周围,将所述有源区包围起来,每个外延柱区包括外延柱和反型注入侧壁,所述反型注入侧壁位于所述外延柱的侧壁上;以及多个沟槽,与所述多个外延柱区交替排列,每个沟槽位于两个相邻的外延柱区之间。
根据本发明实施例的一种带有反型注入侧壁的超级结终端的制作方法,带有反型注入侧壁的超级结终端位于有源区的边缘,所述制作方法包括:在衬底上生长一层外延层;利用掩膜在外延层上刻蚀出多个外延柱,所述多个外延柱位于所述有源区的周围,将所述有源区包围起来;以及在每个外延柱的一个或两个侧壁上进行离子注入形成反型注入侧壁;其中两个相邻外延柱之间形成沟槽,所述沟槽与所述外延柱交替排列。
本发明提出的一种带有反型注入侧壁的超级结终端及其制作方法,基于超级结原理,在尽可能小的面积上形成耐压尽可能高的终端,可以广泛应用于半导体功率器件,设置反型注入侧壁的掺杂类型与外延柱的掺杂类型相反实现相间分布的P型和N型掺杂区域,形成电荷平衡,从而使电场分布更均匀,从而在相同尺寸和外延掺杂的情况下,可以耐受更高的电压。
附图说明
图1为本发明实施例的带有反型注入侧壁的超级结终端的三维立体图;
图2为本发明实施例的PN二极管某个方向上带有反型注入侧壁的超级结终端的三维立体图;
图3为本发明实施例的超级结肖特基二极管平行于柱区方向的带有反型注入侧壁的超级结终端的三维立体图;
图4为本发明实施例的超级结肖特基二极管垂直于外延柱区方向的带有反型注入侧壁的超级结终端的三维立体图。
具体实施方式
下面将结合附图详细描述本发明的具体实施例,应当注意,这里描述的实施例只用于举例说明,并不用于限制本发明。在以下描述中,为了便于对本发明的透彻理解,阐述了大量特定细节。然而,本领域普通技术人员可以理解,这些特定细节并非为实施本发明所必需。此外,在一些实施例中,为了避免混淆本发明,未对公知的电路、材料或方法做具体描述。
在整个说明书中,对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着:结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此,在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外,可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外,本领域普通技术人员应当理解,在此提供的附图均是为了说明的目的,其中相同的附图标记指示相同的元件。应当理解,当称元件“连接到”或“耦接”到另一元件时,它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反,当称元件“直接连接到”或“直接耦接到”另一元件时,不存在中间元件。在说明书或权利要求书中出现的“左”、“右”、“内”、“外”、“前”、“后”、“上”、“下”、“顶部”、“底部”、“之上”、“之下”或类似的描述,均仅是为了说明的目的,而非用于描述固定的相对位置。应当理解,以上术语在适当的情况下是可以互换的,从而使得相应的实施例可以在其它方向上正常工作。此外,在说明书或权利要求书中出现的“接触”可以是直接接触,也可以是间接接触,例如通过引线连接接触。
超级结技术是通过交替排列的N型和P型掺杂区域,使相邻区域互相补偿,实现电荷平衡,从而逼近零掺杂的电荷分布的技术,可以表现为多种类型;具体实施方式也有杂质扩散、重复进行外延生长与离子注入等。
图1为本发明实施例的带有反型注入侧壁的超级结终端的三维立体图。所述带有反型注入侧壁的超级结终端包括:衬底6;外延柱区4,位于所述衬底6上方,包括外延柱2和反型注入侧壁3,所述外延柱2位于有源区1的周围,其延伸方向垂直于所述有源区1的边缘7,将有源区1包围起来,可以与有源区1接触或者不接触,其中所述有源区1即功率器件中实现主体功能的区域,所述反型注入侧壁3位于所述外延柱2的两侧或一侧的侧壁上;沟槽5,与外延柱区4相间排列,位于两个相邻外延柱区4之间。
在一个实施例中,所述反型注入侧壁3的掺杂类型与所述外延柱2的掺杂类型相反。在一个实施例中,所述反型注入侧壁3通过在所述外延柱2的侧壁进行离子注入形成。在一个实施例中,宽度是指平行于有源区边缘方向的尺寸,所述外延柱区2的宽度小于10μm,所述沟槽5的宽度小于10μm,因为更大的外延柱区4和沟槽宽度5无法实现N型区和P型区电荷的互相耗尽或者能够互相耗尽但是造成外延柱2与反型注入侧壁3的交界处电场过大,使耐压下降。在一个实施例中,所述外延柱区4的厚度大于1μm,因为更小的外延柱区4的厚度不能很好地对其下方区域的电场进行调制,造成耐压下降。
在一个实施例中,实际制作过程包括:
第一步,在N型半导体衬底上生长一层半导体外延层,其掺杂仍然是N型掺杂,掺杂浓度为1×1015cm-3~1×1017cm-3,然后通过一系列工艺形成有源区;
第二步,将有源区保护起来,使用干法刻蚀在终端区域按照一定间距刻蚀条状的沟槽,间距小于10μm,刻蚀深度大于5μm。
第三步,通过倾斜侧壁离子注入,在沟槽的侧壁注入P型杂质,掺杂浓度为1×1015cm-3~1×1019cm-3,注入深度小于3μm,并控制注入量使得P型杂质和N型外延柱区中的杂质总量大致相同,形成电荷平衡。
由此形成的带有反型注入侧壁的超级结终端,通过交替排列的N型和P型掺杂区域,即交替排列的反型注入侧壁3和外延柱2,使器件阻断电压时,相邻的外延柱2和反型注入侧壁3中的电荷互相补偿,实现电荷平衡,从而逼近零掺杂的电荷分布,可以使终端的电场分布非常均匀,即在终端各点的电场强度大小相差较小,从而在较小的面积中实现较大的击穿电压。注意本实施例中的所述的N型和P型掺杂可以互换,同样可以产生类似的效果。
图2为本发明实施例的PN二极管某个方向上带有反型注入侧壁的的超级结终端的三维立体图。所述带有反型注入侧壁的超级结终端包括:衬底6;有源区1,包括P型注入区8和N型漂移区9;外延柱区4,位于所述衬底6上方,包括外延柱2和反型注入侧壁3,所述外延柱2位于有源区1的周围,其延伸方向垂直于所述有源区1的边缘7,将有源区1包围起来,可以与有源区1接触或者不接触,其中所述有源区1即功率器件中实现主体功能的区域,所述反型注入侧壁3位于所述外延柱2的两侧或一侧的侧壁上;沟槽5,与外延柱区4相间排列,位于两个相邻外延柱区4之间。
在一个实施例中,P型注入区8和N型漂移区9相互接触,形成共同组成有源区1,形成PN二极管的PN结。在一个实施例中,所述反型注入侧壁3的掺杂类型与所述外延柱2的掺杂类型相反。在一个实施例中,所述反型注入侧壁3通过在所述外延柱2的侧壁进行离子注入形成。在一个实施例中,所述外延柱2垂直于所述有源区1。在一个实施例中,宽度是指平行于有源区边缘方向的尺寸,所述外延柱区2的宽度小于10μm,所述沟槽5的宽度小于10μm,因为更大的外延柱区4和沟槽宽度5无法实现N型区和P型区电荷的互相耗尽或者能够互相耗尽但是造成外延柱2与反型注入侧壁3的交界处电场过大,使耐压下降。在一个实施例中,所述外延柱区4的厚度大于1μm,因为更小的外延柱区4的厚度不能很好地对其下方区域的电场进行调制,造成耐压下降。在一个实施例中,所述的P型注入区8是在衬底6上通过外延生长具有N型掺杂的半导体区域之后,通过P型离子注入形成的P型掺杂区。在一个实施例中,外延柱区4的顶部比有源区1的顶部低,以便将终端区域与有源区1顶部隔离开来。
在一个实施例中,实际制作过程包括:
第一步,在N型半导体衬底上生长一层半导体外延层,其掺杂仍然是N型掺杂,掺杂浓度为1×1015cm-3~1×1017cm-3,然后通过离子注入形成P型注入区,掺杂浓度大于1×1017cm-3
第二步,将有源区保护起来,使用干法刻蚀在终端区域将P型注入区刻掉,再按照一定间距刻蚀条状的沟槽,间距小于10μm,刻蚀深度大于5μm。
第三步,通过倾斜侧壁离子注入,在沟槽的侧壁注入P型杂质,掺杂浓度为1×1015cm-3~1×1019cm-3,注入深度小于3μm,并控制注入量使得P型杂质和N型外延柱区中的杂质总量大致相同,形成电荷平衡。
在表面四个方向都具有此带有反型注入侧壁的超级结终端的PN二极管,在阴极加正电压,阳极接地时,可以在终端区域获得均匀的电场分布,从而在较小的面积中实现较大的击穿电压,使终端的击穿电压大于有源区的击穿电压。注意本实施例中的所述的N型和P型掺杂可以互换,同样可以产生类似的效果。
图3为本发明实施例的超级结肖特基二极管平行于柱区方向的带有反型注入侧壁的超级结终端的三维立体图,所述侧壁注入形成的超级结终端包括:衬底6;有源区外延柱10和有源区沟槽11,相间排列,组成有源区的超级结结构;外延柱区4,位于所述衬底6上方,包括外延柱2和反型注入侧壁3,所述外延柱2位于有源区1的周围,其延伸方向垂直于所述有源区1的边缘7,平行于所述有源区外延柱10的延伸方向,将有源区1包围起来,可以与有源区1接触或者不接触,其中所述有源区1即功率器件中实现主体功能的区域,所述反型注入侧壁3位于所述外延柱2的两侧或一侧的侧壁上;沟槽5,与外延柱区4相间排列,位于两个相邻外延柱区4之间。
图4为本发明实施例的超级结肖特基二极管垂直于外延柱区方向的带有反型注入侧壁的超级结终端的三维立体图。所述侧壁注入形成的超级结终端包括:衬底6;有源区外延柱10和有源区沟槽11,相间排列,组成有源区的超级结结构;外延柱区4,位于所述衬底6上方,包括外延柱2和反型注入侧壁3,所述外延柱2位于有源区1的周围,其延伸方向垂直于所述有源区1的边缘7,垂直于所述有源区外延柱8的延伸方向,将有源区1包围起来,可以与有源区1接触或者不接触,其中所述有源区1即功率器件中实现主体功能的区域,所述反型注入侧壁3位于所述外延柱2的两侧或一侧的侧壁上;沟槽5,与外延柱区4相间排列,位于两个相邻外延柱区4之间。
参照图3和图4,在一个实施例中,所述有源区外延柱10的侧壁有反型注入层12,以便形成有源区的超级结结构。在一个实施例中,所述反型注入侧壁3的掺杂类型与所述外延柱2的掺杂类型相反。在一个实施例中,所述反型注入侧壁3通过在所述外延柱2的侧壁进行离子注入形成。在一个实施例中,所述外延柱2垂直于所述有源区1。在一个实施例中,宽度是指平行于有源区边缘方向的尺寸,所述外延柱区2的宽度小于10μm,所述沟槽5的宽度小于10μm,因为更大的外延柱区4和沟槽宽度5无法实现N型区和P型区电荷的互相耗尽或者能够互相耗尽但是造成外延柱2与反型注入侧壁3的交界处电场过大,使耐压下降。在一个实施例中,所述外延柱区4的厚度大于1μm,因为更小的外延柱区4的厚度不能很好地对其下方区域的电场进行调制,造成耐压下降。在一个实施例中,外延柱区4的顶部比有源区1的顶部低,以便将终端区域与有源区1顶部隔离开来。
在一个实施例中,实际制作过程包括:
第一步,在N型半导体衬底上生长一层半导体外延层,其掺杂仍然是N型掺杂,掺杂浓度为1×1015cm-3~1×1017cm-3
第二步,将有源区保护起来,使用干法刻蚀在终端区域将P型注入区刻掉;
第三步,去掉有源区的保护材料,按照图3和图4所示通过光刻在外延层表面绘制有源区超级结条纹和终端超级结条纹图案,条纹间距小于10μm,刻蚀深度大于5μm。
第三步,通过两次倾斜侧壁离子注入,在有源区沟槽和终端沟槽的侧壁均注入P型杂质,掺杂浓度为1×1015cm-3~1×1019cm-3,注入深度小于3μm,并控制注入量使得P型杂质和N型外延柱区中的杂质总量大致相同,形成电荷平衡。
由此形成的在有源区周围均为带有反型注入侧壁的超级结终端的超级结肖特基二极管,在阴极加正电压,阳极接地时,可以在终端区域获得均匀的电场分布,从而在较小的面积中实现较大的击穿电压,使终端的击穿电压大于有源区的击穿电压。注意本实施例中的所述的N型和P型掺杂可以互换,同样可以产生类似的效果。
虽然已参照几个典型实施例描述了本发明,但应当理解,所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质,所以应当理解,上述实施例不限于任何前述的细节,而应在随附权利要求所限定的精神和范围内广泛地解释,因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (11)

1.一种带有反型注入侧壁的超级结终端,所述超级结终端位于有源区的边缘,包括:
衬底;
多个外延柱区,位于所述衬底上方,且位于所述有源区的周围,将所述有源区包围起来,每个外延柱区包括外延柱和反型注入侧壁,所述反型注入侧壁位于所述外延柱的侧壁上,所述反型注入侧壁的掺杂类型与所述外延柱的掺杂类型相反;以及
多个沟槽,与所述多个外延柱区交替排列,每个沟槽位于两个相邻的外延柱区之间。
2.如权利要求1所述的超级结终端,其中所述反型注入侧壁通过在所述外延柱的侧壁进行离子注入形成。
3.如权利要求1所述的超级结终端,其中所述超级结终端的外延柱的延伸方向垂直于所述有源区的边缘。
4.如权利要求1所述的超级结终端,其中所述有源区包括有源区外延柱,所述超级结终端的外延柱的延伸方向平行于或垂直于所述有源区外延柱的延伸方向。
5.如权利要求4所述的超级结终端,其中所述有源区外延柱的侧壁包括反型注入层,所述反型注入层的掺杂类型与所述超级结终端的反型注入侧壁相同。
6.如权利要求1所述的超级结终端,其中所述外延柱区的顶部比所述有源区的顶部低。
7.如权利要求1所述的超级结终端,其中所述外延柱的宽度小于10μm,所述沟槽的宽度小于10μm,所述外延柱的厚度大于1μm。
8.一种带有反型注入侧壁的超级结终端的制作方法,带有反型注入侧壁的超级结终端位于有源区的边缘,所述制作方法包括:
在衬底上生长一层外延层;
利用掩膜在外延层上刻蚀出多个外延柱,刻蚀到衬底或者刻蚀到衬底上方一段距离,所述多个外延柱位于所述有源区的周围,将所述有源区包围起来;以及
在每个外延柱的一个或两个侧壁上进行离子注入形成反型注入侧壁,所述反型注入侧壁的掺杂类型与所述外延柱的掺杂类型相反;其中
两个相邻外延柱之间形成沟槽,所述沟槽与所述外延柱交替排列。
9.如权利要求8所述的制作方法,其中所述超级结终端的外延柱的延伸方向垂直于所述有源区的边缘。
10.如权利要求8所述的制作方法,还包括:
通过光刻在所述外延层表面绘制有源区超级结条纹和终端超级结条纹图案;
形成有源区沟槽;以及
通过两次倾斜侧壁离子注入,在所述有源区沟槽和终端沟槽的侧壁均注入P型杂质。
11.如权利要求8所述的制作方法,还包括:控制所述注入侧壁中的杂质总量和所述外延柱中的杂质总量大致相同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420807A (zh) * 2020-11-04 2021-02-26 浙江大学 一种超级结器件及其终端

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070052061A1 (en) * 1998-07-17 2007-03-08 Infineon Technologies Ag Semiconductor layer with laterally variable doping, and method for producing it
CN101241933A (zh) * 2007-02-06 2008-08-13 半导体元件工业有限责任公司 具有沟槽边缘终端结构的半导体器件
CN102214582A (zh) * 2011-05-26 2011-10-12 上海先进半导体制造股份有限公司 用于深槽超结mos器件的终端结构的制作方法
CN102623504A (zh) * 2012-03-29 2012-08-01 无锡新洁能功率半导体有限公司 具有新型终端结构的超结半导体器件及其制造方法
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN103165670A (zh) * 2011-12-09 2013-06-19 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN104332489A (zh) * 2014-10-23 2015-02-04 吉林华微电子股份有限公司 半导体器件的具有表面超级结结构的终端
CN104465391A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体器件的制造方法
US20150206966A1 (en) * 2014-01-17 2015-07-23 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN106129119A (zh) * 2016-08-31 2016-11-16 西安龙腾新能源科技发展有限公司 集成肖特基二极管的超结功率vdmos的版图结构及其制作方法
CN107507857A (zh) * 2017-08-10 2017-12-22 中航(重庆)微电子有限公司 自对准超结结构及其制备方法
CN110429130A (zh) * 2019-08-31 2019-11-08 电子科技大学 电荷平衡的槽型器件终端结构
CN110649096A (zh) * 2019-10-08 2020-01-03 电子科技大学 一种高压n沟道HEMT器件

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070052061A1 (en) * 1998-07-17 2007-03-08 Infineon Technologies Ag Semiconductor layer with laterally variable doping, and method for producing it
CN101241933A (zh) * 2007-02-06 2008-08-13 半导体元件工业有限责任公司 具有沟槽边缘终端结构的半导体器件
CN102214582A (zh) * 2011-05-26 2011-10-12 上海先进半导体制造股份有限公司 用于深槽超结mos器件的终端结构的制作方法
CN103165670A (zh) * 2011-12-09 2013-06-19 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN102623504A (zh) * 2012-03-29 2012-08-01 无锡新洁能功率半导体有限公司 具有新型终端结构的超结半导体器件及其制造方法
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN104465391A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体器件的制造方法
US20150206966A1 (en) * 2014-01-17 2015-07-23 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN104332489A (zh) * 2014-10-23 2015-02-04 吉林华微电子股份有限公司 半导体器件的具有表面超级结结构的终端
CN106129119A (zh) * 2016-08-31 2016-11-16 西安龙腾新能源科技发展有限公司 集成肖特基二极管的超结功率vdmos的版图结构及其制作方法
CN107507857A (zh) * 2017-08-10 2017-12-22 中航(重庆)微电子有限公司 自对准超结结构及其制备方法
CN110429130A (zh) * 2019-08-31 2019-11-08 电子科技大学 电荷平衡的槽型器件终端结构
CN110649096A (zh) * 2019-10-08 2020-01-03 电子科技大学 一种高压n沟道HEMT器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420807A (zh) * 2020-11-04 2021-02-26 浙江大学 一种超级结器件及其终端

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