CN101241933A - 具有沟槽边缘终端结构的半导体器件 - Google Patents

具有沟槽边缘终端结构的半导体器件 Download PDF

Info

Publication number
CN101241933A
CN101241933A CNA2007101598830A CN200710159883A CN101241933A CN 101241933 A CN101241933 A CN 101241933A CN A2007101598830 A CNA2007101598830 A CN A2007101598830A CN 200710159883 A CN200710159883 A CN 200710159883A CN 101241933 A CN101241933 A CN 101241933A
Authority
CN
China
Prior art keywords
groove
forms
semi
terminal
conducting material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101598830A
Other languages
English (en)
Other versions
CN101241933B (zh
Inventor
齐亚·侯赛因
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN101241933A publication Critical patent/CN101241933A/zh
Application granted granted Critical
Publication of CN101241933B publication Critical patent/CN101241933B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在一个实施例中，器件在半导体材料的区域中形成。该器件包括有源单元沟槽以及终端沟槽，每个终端沟槽具有在反向偏置条件下补偿半导体材料的区域以形成超结结构的掺杂侧壁表面。终端沟槽包括在反向偏置条件下增强耗尽区扩散的沟槽填充材料。

Description

具有沟槽边缘终端结构的半导体器件
技术领域
本发明大体涉及半导体器件，以及更具体地，涉及超结(superjunction)器件及其制备方法。
背景技术
半导体芯片制造商引进了超结金属氧化物场效应晶体管(MOSFET)作为能够平衡在导通状态的电阻(Rdson)和击穿电压(BVdss)之间的临界关系的器件。在n-沟道超结MOSFET中，传统的轻掺杂n型外延区由较重掺杂的n型外延区代替。重掺杂p型柱(column)接着在重掺杂n型外延区中形成，以沿着外延层的厚度产生p型和n型材料的交替的柱或区域。在导通状态中，传导电流流过n型柱以减小Rdson。在截止状态期间，p型和n型柱耗尽或互相补偿以维持高的BVdss。对于p沟道器件，上述传导类型相反。
尽管与传统器件相比，超结器件提供较低的Rdson并维持较高的BVdss，但是关于超结结构依然存在几个难题。例如，用在这些结构中的较重掺杂的外延层使边缘终端(edge termination)结构更加复杂，因为诸如浮环(floating ring)和场板(field plate)的传统终端结构(termination structure)不像它们对较轻掺杂的外延层那样保持所需要的击穿电压。
因此，需要更加密切地配合超结有源单元结构的终端结构及制备方法。期望这样的终端结构和方法保持处理的简单性并维持所需要的BVdss。
附图说明
图1示出了超结器件的第一实施例的放大的部分横截面视图；
图2示出了超结器件的可选实施例的放大的部分横截面视图；以及
图3示出了超结器件的俯视图。
具体实施方式
一般，以下说明涉及用于制备半导体器件的结构和方法，该半导体器件包括降低其导通电阻并增加其击穿电压的终端结构和有源结构。应该理解，终端结构还被称为驰豫区(relaxation region)，因为它们降低了在半导体器件的边缘的电场效应。更具体地，以下说明涉及一种具有与超结结构合并的场终端结构的半导体器件，该超结结构帮助降低渗漏和导通电阻，并帮助保持或提高击穿电压。
为了容易理解，附图中的元件不必按比例绘制，并且在几个附图中始终在相称的地方使用相同的元件标号。为了在附图中清楚起见，器件结构的掺杂区或区域可以示为具有通常的直线边缘和精确的拐角。然而，本领域的技术人员应该理解，由于掺杂物的扩散和活化作用，掺杂区的边缘通常不是直线，并且角不是精确的角度，而且一般呈圆形。尽管以下的讨论描述n沟道器件，本发明也适合可通过颠倒所述层和/或区域的传导类型而形成的p沟道器件。
此外，本发明的器件可以包括多个主体或基极设计(其中，主体或基极区为多个分离的区域)、或者单个主体或基极设计(其中，主体或基极区包括以延伸图案例如以螺旋形图案形成的单个区域)。然而，为了容易理解，在整个说明中将本发明的器件描述为多个主体设计。应该理解，意图是本发明包括多个主体设计和单个主体设计。
图1示出了根据第一实施例的绝缘栅极场效应晶体管(IGFET)、MOSFET、超结器件或开关器件或单元10的放大的部分横截面视图。作为样例，器件10为很多这样的器件之一，其与逻辑电路和/或其他元件集成进半导体芯片中作为功率集成电路的一部分。可选地，器件10为很多这样的器件之一，其集成在一起以形成分离的晶体管器件。作为进一步的样例，器件10包括MOSFET、IGBT、MOS栅控晶闸管(MOS-gated thyristor)等。
器件10包括半导体材料11，半导体材料11包括例如具有在大约0.001至大约0.005ohm-cm的范围内的电阻率的n型半导体基底(例如，硅)12，并且可以掺杂有砷。在所示的实施例中，以及作为样例，基底12提供漏极接触。当器件10配置成IGBT或MOS栅控晶闸管时，半导体基底12包括p型传导性。器件10还包括用于形成有源器件103的有源区101和用于形成终端结构104的终端区102。
半导体材料或半导体层14的区域与基底12成间隔关系(spacedrelationship)(即，在基底12中、内、上或覆盖基底12)而被形成，并且可以为例如n型掺杂。在一个实施例中，利用传统的外延生长技术形成层14。在可选实施例中，利用传统的掺杂和扩散技术形成层14。在适于650伏特器件的实施例中，层14为具有大约1.0×1015原子/立方厘米至大约1.0×1016原子/立方厘米的掺杂浓度的n型，具有大约为40微米的厚度，并且在大约七(7)微米的有源沟槽21(下述)之间具有间距39。层14的厚度和间距39根据器件10的期望BVdss额定值增加或减小(例如，较高的BVdss意味着较厚的层14和/或间距39)。对于给定的BVdss额定值，层14一般掺杂地比传统功率器件高，使得器件10在电阻性能方面获得提高。应该理解，其他材料可以用于半导体材料11或者其中的部分，例如层14包括硅-锗、硅-锗-碳、掺碳硅、III-V族材料、其组合等。
有源器件103包括沟槽、有源沟槽、填充的沟槽或者槽凹21，其从主要表面18延伸进半导体材料14的区域中。在一个实施例中，沟槽21通过半导体材料14的区域延伸，并且在基底12中或者在基底12附近终止。作为样例，利用以基于氟或氯的化学性质蚀刻的深反应离子蚀刻(DRIE)技术形成沟槽21。包括低温学、高密度等离子体或博施(Bosch)DRIE处理的几种技术可用于DRIE蚀刻。
沟槽21还包括在其中形成的沟槽填充材料22。作为样例，沟槽填充材料22包括诸如未掺杂的或轻掺杂的单晶硅的单晶体/晶半导体材料、诸如未掺杂的或轻掺杂的多晶硅的多晶体半导体材料、诸如氧化物、半绝缘多晶硅(如SIPOS)的绝缘材料、其组合等等。沟槽填充材料22利用传统的沉积和平面化技术形成。
有源器件103还包括主体或基极区24，在所示实施例中，基极区示出包括p型传导性，并形成具有半导体材料14的区域的pn结。作为样例，基极区24具有适于形成逆温层的掺杂浓度，该逆温层在器件10运行时操作为器件10的传导沟道。基极区24从主要表面18延伸大约1.0至大约5.0微米的深度。n型源极区26在基极区24内或中形成，并从主要表面18延伸例如大约0.2微米到大约0.5微米的深度。p型基极接触或接触区27也在基极区24中形成，并为主要表面18处的基极区24提供较低的接触电阻。应该理解，基极区24包括多个分离的基极区或者连接在一起的单个基极区。
有源器件103还包括掺杂或补偿区23，其至少沿着沟槽21的侧壁表面的一部分形成。利用传统的成角度离子注入技术、掺杂衬垫或薄膜技术或气相扩散技术，掺杂区23例如在沟槽21被填充之前形成。在该实施例中，掺杂区23包括p型传导性，并且配置成补偿相邻沟槽21之间的半导体材料14的区域以形成超结结构。具体地，掺杂区23配置成具有基本上等于相邻沟槽21之间的半导体材料14的区域的电荷密度的电荷密度，使得这些区域在反向偏置条件下耗尽或相互补偿。作为样例，在间距39为大约7微米并且半导体材料14的区域具有大约5.0×1015原子/立方厘米的掺杂浓度时，掺杂区23具有大约3.0×1016原子/立方厘米的峰值掺杂浓度和大约1微米的深度或宽度。在一个实施例中，当沟槽21包括如图3所示的类似长条纹的沟槽时，掺杂区23在一个实施例中沿着所有侧壁部分形成，包括沟槽21的纵向侧部分和末端部分。
有源器件103还包括邻近或接近于基极区24和源极区26而形成的绝缘控制电极31。控制电极31包括栅极电介质层(gate dielectriclayer)或层43。在一个实施例中，栅极电介质层43包括二氧化硅，并且具有大约为0.05微米至大约0.1微米的厚度。在可选实施例中，电介质层43包括氮化硅、五氧化钽、二氧化钛、钛酸锶钡或其中的组合，包括与二氧化硅的组合等。
控制电极31还包括邻接或覆盖栅极电介质层43而形成的传导电极44，并且包括例如掺杂的多晶硅、硅化多晶硅、金属等。控制电极31利用传统的技术形成。应该理解，尽管控制电极31示为平面结构，本领域的技术人员应认识到，本发明也适于有源区101中的沟槽栅控制电极结构。钝化层或隔层电介质层或区域47覆盖或邻近沟槽21和控制电极31而形成。作为样例，钝化层47包括利用传统技术形成和图案化的氧化物或其他电介质材料以提供期望的开口。
终端结构104包括多个沟槽或凹槽51。作为样例，沟槽51在器件10的周边或一部分内形成，并且在一个实施例中，从主要表面18延伸而通过半导体材料14的区域，在基底12附近或中终止。在一个实施例中，沟槽51均具有相同的深度。为了容易制造，沟槽51利用相同的蚀刻技术方便地与沟槽21同时形成。此外，沟槽51和沟槽21形成有相同的或类似的宽度。可选地，沟槽51的宽度不同于沟槽21的宽度。在进一步的实施例中，沟槽51具有在其自身中变化的宽度。在一个实施例中，沟槽51具有在大约2微米至大约6微米之间的宽度54。在一个适于650伏特的实施例中，终端结构104包括在大约10个和大约15个之间的终端沟槽51。
最内部的终端沟槽511与第二最内部的终端沟槽512间隔开间距56，而第二最内部的终端512与第三最内部的终端沟槽513间隔开间距57。在一个实施例中，间距56在大约5微米至大约9微米之间，而间距57为大约7微米。
终端结构104还包括掺杂或补偿区域63，其沿沟槽51的侧壁表面的至少一部分形成。在一个实施例中，每个掺杂区域63沿每个终端沟槽51的侧壁的整个长度或高度延伸。利用传统的成角度离子注入技术、掺杂衬垫或薄膜技术或气相扩散技术，掺杂区63例如在沟槽21被填充之前形成。掺杂区63与掺杂区23在同一时刻或同时形成。由于结构104的沟槽结构，每个掺杂区23和63被类似地掺杂或具有相同的或基本上相等的电荷密度，这节省了制备成本并降低了加工复杂度。掺杂区63包括p型传导性，并且像掺杂区23一样配置成补偿相邻沟槽51之间的半导体材料14的区域以形成超结结构。即，掺杂区63配置成具有基本上等于或基本上使相邻沟槽51之间的半导体材料的区域的电荷密度平衡的电荷密度，使得这些区域在反向偏置条件下互相补偿。作为样例，当相邻终端沟槽51之间的距离为大约7微米时，掺杂区63具有大约为3.0×1016原子/立方厘米的峰值掺杂浓度和大约1微米的深度或宽度，并且半导体材料的区域具有大约为5.0×1015原子/立方厘米的掺杂浓度。
终端结构104还包括在终端沟槽51中形成的沟槽填充材料72。沟槽填充材料72包括半导体材料，例如单晶体状/晶体半导体材料(例如，未掺杂或轻掺杂的单晶硅)或多晶半导体材料(例如，未掺杂或轻掺杂的多晶体)。当沟槽填充材料72包括轻掺杂的半导体材料时，掺杂浓度比半导体材料14的区域的掺杂浓度低大约2至大约3个数量级，并且对于该实施例，沟槽填充材料72的传导类型一般与半导体材料14的区域相同。沟槽填充材料72利用传统的沉积和平面化技术形成。
沟槽填充材料72配置成在器件10在反向偏置条件下时支持耗尽扩散。换句话说，沟槽填充材料72配置成允许耗尽区通过终端沟槽51扩散。更具体地，沟槽填充材料72不包括电介质材料或阻止耗尽通过沟槽51扩散从而导致降低的和不希望有的BVdss的类似材料。
钝化层47覆盖所有或一部分终端沟槽51而形成。在一个实施例中，所有的掺杂区63、沟槽51和沟槽填充材料72在沟槽51中电漂浮(electrically floating)。载流或源极电极91电连接至有源器件103，有源器件103包括源极区26、接触区27、基极区24以及掺杂区23。首先，另一载流电极或漏极电极109在基底12的表面上覆盖其而形成，如图1所示。电极91和109利用传统技术形成。
电极91延伸以覆盖终端区102中的绝缘层47来形成场板910。在一个实施例中，场板910仅仅覆盖终端沟槽51的一部分，例如终端沟槽511和512或者终端沟槽511、512和513。
器件10的运行如下进行。假定电极91以0伏特的电压Vs工作，控制电极31接收控制电压Vg＝2.5V，其大于器件10的传导阈值，并且电极109以漏极电压VD＝5.0V工作。VG和Vs的值使基极区24在控制电极31下颠倒而形成沟道区，该沟道区将源极区26电连接至半导体材料14的区域。器件电流Is从电极91流出，并按规定路线通过源极区26、沟道区、半导体材料14的区域而到达电极109。因此，电流Is垂直地流过比传统功率器件更重地掺杂的半导体材料14的区域，以产生低的导通电阻。在一个实施例中，Is＝1.0安培。
为了将器件10转换至截止状态，将小于器件10的传导阈值的控制电压VG施加至控制电极31(例如，VG＜2.5V)。这除去了沟道区域，且Is不再流过器件10。在截止状态，当来自主要的阻挡结(即，在基极区24和半导体材料14的区域之间的结)的耗尽区扩散时，区域23和63以及半导体材料14的区域彼此补偿，这增大了BVdss。当来自主要阻挡结的耗尽区进一步扩散时，终端沟槽51起作用以有效地降低电场的增加，这进一步增大了BVdss。
作为样例，模拟结果显示具有终端沟槽51的器件10，终端沟槽51的宽度为大约3微米至大约5微米、间距56为大约5微米至大约9微米以及间距57为大约7微米，保持的BVdss值大于600伏特。在该实施例中，最内部的终端沟槽511具有在大约2微米和大约6微米之间的宽度。
图2示出了超结器件20的另一实施例的部分横截面视图。器件20类似于器件10，除了器件20还包括终端结构64，，终端结构64邻近最外部的有源沟槽211并在最外部的有源沟槽211和最内部的终端沟槽511之间形成。终端结构64包括p型传导性，并且方便地与基极区24同时形成。终端结64的一个优点是，在该实施例中使用较少的终端沟槽51(例如，少于10个)。在该可选实施例中，接触区67形成有终端结64以例如降低终端结64的接触电阻。接触区67方便地与接触区27同时形成。
在进一步的实施例中，第二绝缘控制电极81邻近或接近于终端结64形成，以进一步增强终端特性。在一个实施例中，控制电极81和31电连接在一起。控制电极81包括栅极电介质层83。在一个实施例中，栅极电介质层83包括二氧化硅，并且具有大约0.05微米至大约0.1微米的厚度。在可选实施例中，电介质层83包括氮化硅、五氧化钽、二氧化钛、钛酸锶钡或其中的组合，包括与二氧化硅的组合等。
控制电极81还包括覆盖栅极电介质层83而形成的传导电极84，并且包括例如掺杂的多晶硅、硅化多晶硅、金属等。控制电极81利用传统技术形成，并且方便地与控制电极31同时形成。应该理解，尽管控制电极31适于平面或沟槽栅极结构，优选地，控制电极81为平面结构。钝化层47覆盖第二控制电极81而形成。
在包括终端结64的实施例中，电极91还电连接至终端结64和接触区67，并且掺杂区23中的一个接近于终端结64，同时终端沟槽51中的沟槽填充材料72和掺杂区63与器件10类似地电漂浮。
图3示出了器件10或20的实施例的俯视图。如图3中所示，沟槽21包括有源区103中的多个条纹或条纹形沟槽，并且沟槽51包括在横向地包围沟槽21的终端区104中形成的多个同心环。在一个实施例中，每个沟槽51是连续的并且不终止，并且掺杂区63沿沟槽51的所有侧壁部分形成。
总之，超结结构在有源区和终端区内均具有填充的沟槽。终端区包括具有沟槽填充材料的终端沟槽，沟槽填充材料配置成在终端区中支持耗尽区扩散，这降低了电场增大并增加了BVdss。而且，终端区包括进一步增强BVdss性能的超结结构。其中，终端结构克服了现有技术的超结器件中的设计难题。此外，终端结构与有源器件超结结构方便地形成，以简化加工集成。
尽管参照其中具体的实施例描述并示出了本发明，意图不是本发明限于这些例证性的实施例。本领域的技术人员应该认识到，在不背离本发明的精神的情况下，可以进行修改和变更。因此，意图是本发明包括落于所附权利要求范围中的所有这样的变更和修改。

Claims (10)

1.一种超结半导体器件，其包括：
半导体基底，其具有配置成形成第一电极的表面；
半导体材料的区域，其与所述半导体基底成间隔关系而被形成，并具有有源区和终端区，所述半导体材料的区域具有第一传导类型和第一电荷密度；
有源器件，其在所述有源区中形成，其中，所述有源器件包括：
第一沟槽和第二沟槽，其在所述半导体材料的区域中形成，其中，所述第一沟槽和所述第二沟槽具有侧壁表面；
与所述第一传导类型相反的第二传导类型的第一掺杂区，其沿所述第一沟槽和所述第二沟槽的所述侧壁表面的至少一部分形成，其中，所述第一掺杂区具有配置成平衡所述第一电荷密度以形成超结结构的第二电荷密度；
所述第二传导类型的基极区，其在所述第一沟槽和所述第二沟槽之间的所述半导体材料的区域中形成；
所述第一传导类型的源极区，其在所述基极区中形成；
第一绝缘控制电极，其邻近所述基极区和所述源极区，并配置成控制在所述源极区和所述第一电极之间的电流流动；以及
第一沟槽填充材料，其在所述第一沟槽和所述第二沟槽内形成；以及
终端结构，其在所述终端区中形成，其中，所述终端结构包括：
多个终端沟槽，其在半导体材料的主体中形成，并延伸至所述半导体基底，其中，所述多个终端沟槽中的每个都具有沿侧壁表面形成的所述第二传导类型的第二掺杂区，其中，所述第二掺杂区具有配置成平衡所述第一电荷密度的第二电荷密度；
第二沟槽填充材料，其在所述多个终端沟槽内形成；以及
绝缘层，其覆盖所述终端结构而形成，并且配置成使得所述多个终端沟槽内的所述第二沟槽填充材料和所述第二掺杂区是漂浮的。
2.根据权利要求1所述的器件，其中，所述第一沟槽填充材料和所述第二沟槽填充材料包括不同的材料。
3.根据权利要求2所述的器件，其中，所述第一沟槽填充材料包括电介质材料，以及其中，所述第二沟槽填充材料包括半导体材料。
4.根据权利要求1所述的器件，还包括所述第二传导类型的终端结，所述终端结在所述第二沟槽和最内部的终端沟槽之间的所述半导体材料的主体中形成。
5.根据权利要求4所述的器件，还包括邻近所述终端结的第二绝缘控制电极，以及其中，所述终端结电连接至所述源极区。
6.根据权利要求1所述的器件，其中，最内部的终端沟槽的外边缘与第二最内部的终端沟槽的内边缘间隔开大约5微米和大约9微米之间的距离，以及其中，所述最内部的终端沟槽具有大约2微米和5微米之间的宽度。
7.一种超结半导体器件，其包括：
半导体基底，其具有配置成形成第一电极的表面；
半导体材料的区域，其与所述半导体基底成间隔关系而被形成，并且具有有源区和终端区，所述半导体材料的区域具有第一传导类型和第一电荷密度；
有源器件，其在所述有源区中形成，其中，所述有源器件包括：
第一沟槽和第二沟槽，其在所述半导体材料的区域中形成，
其中，所述第一沟槽和所述第二沟槽具有侧壁表面；
与所述第一传导类型相反的第二传导类型的第一掺杂区，其沿所述第一沟槽和所述第二沟槽的所述侧壁表面的至少一部分形成，其中，所述第一掺杂区具有配置成平衡所述第一电荷密度以形成超结结构的第二电荷密度；
所述第二传导类型的基极区，其在所述第一沟槽和所述第二沟槽之间的所述半导体材料的区域中形成；
所述第一传导类型的源极区，其在所述基极区中形成；
第一绝缘控制电极，其邻近所述基极区和所述源极区，并配置成控制在所述源极区和所述第一电极之间的电流流动；以及
第一沟槽填充材料，其在所述第一沟槽和所述第二沟槽内形成，其中，所述第一沟槽填充材料包括电介质材料；以及终端结构，其在所述终端区中形成，其中，所述终端结构包括：
多个终端沟槽，其在所述半导体材料的主体中形成，并延伸至所述半导体基底，其中，所述多个终结沟槽中的每个都具有沿侧壁表面形成的所述第二传导类型的第二掺杂区，其中，所述第二掺杂区具有配置成平衡所述第一电荷密度的第二电荷密度；
第二沟槽填充材料，其在所述多个终端沟槽中形成，其中，
所述第二沟槽填充材料包括半导体材料；以及
绝缘层，其覆盖所述终端结构而形成，并且配置成使得多个终端沟槽内的所述第二沟槽填充材料和所述第二掺杂区是漂浮的。
8.根据权利要求7所述的器件，其中，所述第二沟槽填充材料包括轻掺杂半导体材料，所述轻掺杂半导体材料具有比所述半导体材料的区域的掺杂浓度小约2至约3个数量级的掺杂浓度。
9.一种超结半导体器件，其包括：
半导体基底，其具有配置成形成第一电极的表面；
半导体材料的区域，其与所述半导体基底成间隔关系而被形成，并且具有有源区和终端区，所述半导体材料的区域具有第一传导类型和第一电荷密度；
有源器件，其在所述有源区中形成，其中，所述有源器件包括：
第一沟槽和第二沟槽，其在所述半导体材料的区域中形成，
其中，所述第一沟槽和所述第二沟槽具有侧壁表面；
与所述第一传导类型相反的第二传导类型的第一掺杂区，
其沿所述第一沟槽和所述第二沟槽的所述侧壁表面的至少一部分形成，其中，所述第一掺杂区具有配置成平衡所述第一电荷密度以形成超结结构的第二电荷密度；
所述第二传导类型的基极区，其在所述第一沟槽和所述第二沟槽之间的所述半导体材料的区域中形成；
所述第一传导类型的源极区，其在所述基极区中形成；
第一绝缘控制电极，其邻近所述基极区和所述源极区，并配置成控制在所述源极区和所述第一电极之间的电流流动；以及
第一沟槽填充材料，其在所述第一沟槽和所述第二沟槽内形成；以及
终端结构，其在所述终端区中形成，其中，所述终端结构包括：
多个终端沟槽，其在半导体材料的主体中形成，并延伸至所述半导体基底，其中，所述多个终端沟槽中的每个是连续的，以及每个都具有沿侧壁表面形成的所述第二传导类型的第二掺杂区，其中，所述第二掺杂区具有配置成平衡所述第一电荷密度的第二电荷密度；
第二沟槽填充材料，其在所述多个终端沟槽内形成，其中，
所述第二沟槽填充材料包括单晶半导体材料；以及
绝缘层，其覆盖所述终端结构而形成，并且配置成使得多个终端沟槽内的所述第二沟槽填充材料和所述第二掺杂区是漂浮的。
10.根据权利要求9所述的器件，还包括：
所述第二传导类型的终端结，其在所述第二沟槽和最内部的终端沟槽之间的所述半导体材料的主体中形成；以及
第二绝缘控制电极，其邻近所述终端结，以及其中，所述终端结电连接至所述源极区。
CN2007101598830A 2007-02-06 2007-12-25 具有沟槽边缘终端结构的半导体器件 Active CN101241933B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/671,514 2007-02-06
US11/671,514 US7948033B2 (en) 2007-02-06 2007-02-06 Semiconductor device having trench edge termination structure

Publications (2)

Publication Number Publication Date
CN101241933A true CN101241933A (zh) 2008-08-13
CN101241933B CN101241933B (zh) 2011-05-25

Family

ID=39675411

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101598830A Active CN101241933B (zh) 2007-02-06 2007-12-25 具有沟槽边缘终端结构的半导体器件

Country Status (4)

Country Link
US (1) US7948033B2 (zh)
CN (1) CN101241933B (zh)
HK (1) HK1123125A1 (zh)
TW (1) TWI443827B (zh)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN101931007A (zh) * 2009-06-18 2010-12-29 富士电机***株式会社 半导体装置
CN102117830A (zh) * 2009-12-30 2011-07-06 中国科学院微电子研究所 半绝缘柱超结mosfet结构
CN102222685A (zh) * 2010-04-15 2011-10-19 飞兆半导体公司 侧部浮动耦合电容器器件终端结构
CN102315247A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
CN102479800A (zh) * 2010-11-23 2012-05-30 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN103515202A (zh) * 2012-06-05 2014-01-15 英飞凌科技奥地利有限公司 半导体器件及半导体器件的制造方法
CN103531611A (zh) * 2012-07-02 2014-01-22 英飞凌科技奥地利有限公司 包括存储区和边缘区的超结半导体器件
CN103579370A (zh) * 2012-07-24 2014-02-12 朱江 一种具有化学配比失配绝缘材料的电荷补偿半导体结装置及其制备方法
CN104485359A (zh) * 2009-12-21 2015-04-01 万国半导体股份有限公司 自对准电荷平衡的功率双扩散金属氧化物半导体制备方法
CN105097915A (zh) * 2014-05-05 2015-11-25 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN103066125B (zh) * 2011-10-21 2017-03-01 富士电机株式会社 超结半导体器件
CN110121784A (zh) * 2016-12-14 2019-08-13 通用电气公司 用于超结(sj)器件的边缘终端的***和方法
CN110447108A (zh) * 2017-05-26 2019-11-12 新电元工业株式会社 Mosfet以及电力转换电路
CN111354780A (zh) * 2020-03-19 2020-06-30 浙江大学 一种带有反型注入侧壁的超级结终端及其制作方法
CN112420807A (zh) * 2020-11-04 2021-02-26 浙江大学 一种超级结器件及其终端

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US8193565B2 (en) * 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
JP2011018764A (ja) * 2009-07-08 2011-01-27 Toshiba Corp 半導体装置
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN102299152B (zh) * 2010-06-22 2013-07-17 茂达电子股份有限公司 双导通半导体组件及其制作方法
JP5664142B2 (ja) * 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
JP2012142537A (ja) 2010-12-16 2012-07-26 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタとその製造方法
CN103165653B (zh) * 2011-12-16 2016-06-08 上海华虹宏力半导体制造有限公司 一种深槽型超级结终端保护结构
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
KR20140076762A (ko) * 2012-12-13 2014-06-23 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US9349725B2 (en) * 2013-03-13 2016-05-24 Michael W. Shore Stripe orientation for trenches and contact windows
US9318554B2 (en) * 2013-03-13 2016-04-19 Michael Wayne Shore Gate pad and gate feed breakdown voltage enhancement
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
US9466730B2 (en) * 2014-01-17 2016-10-11 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
DE102014119384A1 (de) 2014-12-22 2016-06-23 Infineon Technologies Austria Ag Ladungkompensationsvorrichtung
WO2017105414A1 (en) 2015-12-15 2017-06-22 General Electric Company Edge termination designs for silicon carbide super-junction power devices
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3877053A (en) * 1973-05-07 1975-04-08 Gen Motors Corp Voltage controlled variable area solid state tuning capacitor
US6236099B1 (en) * 1996-04-22 2001-05-22 International Rectifier Corp. Trench MOS device and process for radhard device
JP4090518B2 (ja) 1998-07-23 2008-05-28 三菱電機株式会社 半導体装置およびその製造方法
US6204097B1 (en) 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP4088033B2 (ja) 2000-11-27 2008-05-21 株式会社東芝 半導体装置
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
DE10207309B4 (de) * 2002-02-21 2015-07-23 Infineon Technologies Ag MOS-Transistoreinrichtung
US7015104B1 (en) 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
KR20070038945A (ko) 2003-12-19 2007-04-11 써드 디멘존 세미컨덕터, 인코포레이티드 수퍼 접합 장치의 제조 방법
US7041560B2 (en) 2003-12-19 2006-05-09 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101931007A (zh) * 2009-06-18 2010-12-29 富士电机***株式会社 半导体装置
CN101931007B (zh) * 2009-06-18 2012-08-08 富士电机株式会社 半导体装置
CN104485359A (zh) * 2009-12-21 2015-04-01 万国半导体股份有限公司 自对准电荷平衡的功率双扩散金属氧化物半导体制备方法
CN104485359B (zh) * 2009-12-21 2018-04-06 万国半导体股份有限公司 自对准电荷平衡的功率双扩散金属氧化物半导体制备方法
CN102117830A (zh) * 2009-12-30 2011-07-06 中国科学院微电子研究所 半绝缘柱超结mosfet结构
CN101840933B (zh) * 2010-04-13 2011-11-23 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN102222685A (zh) * 2010-04-15 2011-10-19 飞兆半导体公司 侧部浮动耦合电容器器件终端结构
CN102315247A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
CN102315247B (zh) * 2010-07-08 2013-04-24 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
CN102479800A (zh) * 2010-11-23 2012-05-30 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN102479800B (zh) * 2010-11-23 2013-10-23 上海华虹Nec电子有限公司 超级结器件的终端保护结构
CN103066125B (zh) * 2011-10-21 2017-03-01 富士电机株式会社 超结半导体器件
US9525043B2 (en) 2012-06-05 2016-12-20 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device
CN103515202B (zh) * 2012-06-05 2017-03-01 英飞凌科技奥地利有限公司 半导体器件及半导体器件的制造方法
CN103515202A (zh) * 2012-06-05 2014-01-15 英飞凌科技奥地利有限公司 半导体器件及半导体器件的制造方法
CN103531611B (zh) * 2012-07-02 2016-04-20 英飞凌科技奥地利有限公司 包括存储区和边缘区的超结半导体器件
CN103531611A (zh) * 2012-07-02 2014-01-22 英飞凌科技奥地利有限公司 包括存储区和边缘区的超结半导体器件
CN103579370A (zh) * 2012-07-24 2014-02-12 朱江 一种具有化学配比失配绝缘材料的电荷补偿半导体结装置及其制备方法
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN105097915A (zh) * 2014-05-05 2015-11-25 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN105097915B (zh) * 2014-05-05 2018-08-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN110121784A (zh) * 2016-12-14 2019-08-13 通用电气公司 用于超结(sj)器件的边缘终端的***和方法
CN110447108A (zh) * 2017-05-26 2019-11-12 新电元工业株式会社 Mosfet以及电力转换电路
CN111354780A (zh) * 2020-03-19 2020-06-30 浙江大学 一种带有反型注入侧壁的超级结终端及其制作方法
CN112420807A (zh) * 2020-11-04 2021-02-26 浙江大学 一种超级结器件及其终端
CN112420807B (zh) * 2020-11-04 2021-12-28 浙江大学 一种超级结器件及其终端

Also Published As

Publication number Publication date
TWI443827B (zh) 2014-07-01
US20080185643A1 (en) 2008-08-07
CN101241933B (zh) 2011-05-25
TW200834923A (en) 2008-08-16
US7948033B2 (en) 2011-05-24
HK1123125A1 (en) 2009-06-05

Similar Documents

Publication Publication Date Title
CN101241933B (zh) 具有沟槽边缘终端结构的半导体器件
US9443972B2 (en) Semiconductor device with field electrode
US7323386B2 (en) Method of fabricating semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
KR100305978B1 (ko) 트랜지스터의표면에저농도로도핑된에피택셜영역을갖는전계효과트렌치트랜지스터
CN102362354B (zh) 半导体装置
US9087893B2 (en) Superjunction semiconductor device with reduced switching loss
US7479678B2 (en) Semiconductor element and method of manufacturing the same
EP2939271B1 (en) Semiconductor devices having reduced electric field at a gate oxide layer
TWI485852B (zh) 帶有很高的基體-閘極擊穿和嵌入式雪崩箝位二極體的橫向超級接面元件
US8330213B2 (en) Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges
US8772869B2 (en) Power semiconductor device
US6462377B2 (en) Insulated gate field effect device
US6239463B1 (en) Low resistance power MOSFET or other device containing silicon-germanium layer
TWI469347B (zh) 帶有溝槽-氧化物-奈米管超級接面之元件結構及製備方法
US6787872B2 (en) Lateral conduction superjunction semiconductor device
US20080246084A1 (en) Power semiconductor device and method for producing the same
US20090057711A1 (en) Semiconductor device with a u-shape drift region
CN108780806A (zh) 具有快速切换能力的超结功率半导体装置
CN107112276A (zh) 具有带锥形氧化物厚度的多晶硅填充渠沟的功率组件
CN103563087A (zh) 凹陷终端结构和带有凹陷终端结构的电子器件的制备方法
KR20080044127A (ko) 고전압 반도체 소자 및 그 제조 방법
US7521731B2 (en) Semiconductor device and method of manufacturing the same
US6552363B2 (en) Polysilicon FET built on silicon carbide diode substrate
US20200098856A1 (en) Power Semiconductor Devices, Methods, and Structures with Embedded Dielectric Layers Containing Permanent Charges
CN103579341A (zh) 晶体管以及用于制造该晶体管的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1123125

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1123125

Country of ref document: HK