CN111354687B - 一种封装结构及封装结构的制备方法 - Google Patents
一种封装结构及封装结构的制备方法 Download PDFInfo
- Publication number
- CN111354687B CN111354687B CN201811571228.0A CN201811571228A CN111354687B CN 111354687 B CN111354687 B CN 111354687B CN 201811571228 A CN201811571228 A CN 201811571228A CN 111354687 B CN111354687 B CN 111354687B
- Authority
- CN
- China
- Prior art keywords
- layer
- pattern
- pattern layer
- circuit layer
- electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 68
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000010410 layer Substances 0.000 claims description 194
- 238000000034 method Methods 0.000 claims description 44
- 239000000463 material Substances 0.000 claims description 21
- 238000003825 pressing Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 238000004080 punching Methods 0.000 claims description 12
- 238000009826 distribution Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000012790 adhesive layer Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims 3
- 239000003292 glue Substances 0.000 claims 1
- 239000000853 adhesive Substances 0.000 description 17
- 230000001070 adhesive effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000013007 heat curing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052755 nonmetal Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
本发明公开了一种封装结构及封装结构的制备方法，该封装结构包括：线路层；图案层，该图案层固定设置在该线路层上；至少一个电子元件，设置在该线路层上并与该线路层电连接；封装体，设置在该线路层上，并对该图案层和至少一个该电子元件进行埋入封装；其中，该图案层设有对至少一个该电子元件进行定位的靶标图案。通过上述方式，本发明能够提高封装结构的质量。
Description
技术领域
本发明涉及电子元件封装技术领域，特别是涉及一种封装结构及封装结构的制备方法。
背景技术
随着技术的不断发展，电子设备的小型化成为行业发展趋势，采用埋入式封装方法对电子元件进行封装能够有效缩小电子设备尺寸，并避免外界环境影响电子元件的使用寿命，使产品质量更可靠。
现有技术中，采用半固化材料对埋入的电子元件进行压合封装过程中，由于无法确定压合过程中压力的分布情况，经常会应压力分别不合理使封装结构出现封装不牢固、电子元件损坏等质量问题。
本申请的发明人在长期的研发过程中，发现现有的封装结构产品质量差，废品率高。
发明内容
本发明主要解决的技术问题是提供一种封装结构及封装结构的制备方法，能够提高封装结构的质量。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种封装结构。
其中，该封装结构包括：
线路层；
图案层，该图案层固定设置在该线路层上；
至少一个电子元件，设置在该线路层上并与该线路层电连接；
封装体，设置在该线路层上，并对该图案层和至少一个该电子元件进行埋入封装；
其中，该图案层设有对至少一个该电子元件进行定位的靶标图案。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种封装结构的制备方法。
其中，该方法包括：
提供一基板，并将线路层固定在该基板上；
在该线路层上固定设置图案层，且该图案层设有对至少一个电子元件进行定位的靶标图案；
将至少一个该电子元件设置在该线路层上，并与该线路层电连接；
将封装壳体套设在该线路层上并向该封装壳体填充该填充材料，得到填充后的封装壳体；
对该填充后的封装壳体进行盲孔，使该靶标图案暴露，并根据靶标图案对该填充材料进行压合，以使该填充材料和该封装壳体对该图案层和至少一个该电子元件进行埋入封装，并得到封装结构。
本发明的有益效果是：区别于现有技术的情况，本发明在该封装结构中设置图案层，且该图案层设有的靶标图案，通过该靶标图案能够对至少一个该电子元件进行定位，并根据封装结构中电子元件的分布情况确定压板上的压力分布，使得压合过程中能够将该封装结构压合紧实，又避免损坏电子元件，有利于提高产品质量。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明一种封装结构一实施方式的结构示意图；
图2是该图案层200一实施方式的结构示意图；
图3是本发明一种封装结构另一实施方式的结构示意图；
图4是本发明一种封装结构第三实施方式的结构示意图；
图5是本发明一种封装结构的制备方法一实施方式的流程示意图；
图6是图5中步骤S500一实施方式的流程示意图；
图7是图5中步骤S300一实施方式的流程示意图；
图8是图7中步骤S320一实施方式的流程示意图；
图9是图5中步骤S300另一实施方式的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1和图2，图1是本发明一种封装结构一实施方式的结构示意图，图2是该图案层200一实施方式的结构示意图，该封装结构包括：
线路层100；图案层200，该图案层200固定设置在该线路层100上；至少一个电子元件300，设置在该线路层100上并与该线路层100电连接；封装体400，设置在该线路层100上，并对该图案层200和至少一个该电子元件300进行埋入封装；其中，该图案层200设有对至少一个该电子元件进行定位的靶标图案210。
在本实施方式中，该封装结构中设置图案层200，且该图案层200设有靶标图案210，通过该靶标图案210能够对至少一个该电子元件300进行定位，并根据封装结构中电子元件300的分布情况确定压板上的压力分布，使得压合过程中能够将该封装结构压合紧实，又避免损坏电子元件，有利于提高产品质量。
进一步的，该图案层200设置在该线路层100与至少一个该电子元件300之间，至少一个该电子元件300与该线路层100通过该图案层200进行电连接。在本实施方式中，该图案层200为导电材质，当埋入的该电子元件300只有一个，且该电子元件300只有一个引脚时，该图案层200可以作为引脚，使得该电子元件300与该线路层100通过该图案层200进行电连接，能够有效简化封装结构，有利于进一步实现封装结构的小型化。
当埋入的该电子元件300有多个或该电子元件300有一个或多个引脚时，请参考图3，图3是本发明一种封装结构另一实施方式的结构示意图，在本实施方式中，该图案层200上还设有贯通该图案层200的图案层导电柱220，该图案层导电柱220的一端与该电子元件300连接，另一端与该线路层100连接，以使至少一个该电子元300与该线路层100电连接。当然，该图案层200可以是整面的实体结构，也可以具有通孔结构，该电子元件300位于交替设置的实体结构上。此外，该图案层导电柱220的材质可以是导电金属，如，铜；也可以是复合材料，如，外周包覆导电材质的陶瓷柱，总之，只要能够实现该电子元件300与该线路层100的电连接即可。
请参阅图4，图4是本发明一种封装结构第三实施方式的结构示意图，在本实施方式中，该图案层200上设置有至少一个通孔(图未示)，至少一个该电子元件300容置在该通孔中。该通孔的个数可以为一个或多个，该通孔可以为任意形状；每个该通孔的形状相同或不同，且每个该通孔中容置的该电子元件300的个数相同或不同。在一个实施方式中，该通孔为矩形孔，这样不仅便于该通孔的加工成型，也便于该电子元件300在该通孔中的分布。此外，该电子元件300容置在该通孔中，能够有效降低该封装结构的高度，进而促进该封装结构的小型化。
当然，该电子元件300固定设置在该线路层100上，固定方式可以为多种。在一个实施方式中，采用粘结剂将该电子元件300固定设置在该图案层100的预设位置上，采用粘结剂固定的方式不仅牢固可靠且操作方便，能够提高生产效率和降低成本。进一步的，对于仅有一个引脚的该电子元件300，可以采用导电粘结剂对该电子元件300进行固定，此时，该导电粘结剂可以同时发挥引脚的作用。而具有一个或多个引脚的该电子元件300，可以通过从该电子元件300远离该粘结剂一侧引出的电极与该线路层连接，也可以通过在该粘结剂层上打孔，并在该孔中注入导电材料的方式形成导电结构，使得该电子元件300靠近粘结剂一侧与该导电结构连接，进而实现该电子元件300与该线路层100的电连接。
进一步的，该靶标图案210可以设置在该图案层200的任意位置，如，位于该图案层200的端部或中部；该靶标图案210的形状可以为圆形、椭圆形或矩形等任意形状；该靶标图案210的个数可以为一个或多个，总之，该靶标图案210只要能够对该电子元件300进行定位即可。在一个实施方式中，该电子元件300仅有一个，至少一个该靶标图案210分布在该电子元件300的外周。在另一个实施方式中，该电子元件300至少为两个，该靶标图案210设置在相邻该电子元件300的之间。
更进一步的，该图案层200包括远离该线路层100的第一表面(图未示)和靠近该线路层100的第二表面(图未示)，且该图案层200为矩形，该靶标图案210设置在该第一表面的直角处。将该靶标图案210设置在该图案层200的四个直角处，可以通过多个该靶标图案210确定该电子元件300的位置，能够进一步提高对该电子元件300的定位准确度。
进一步的，所封装体为热固化封装体，该热固化封装体能够在加热和压合的过程中对该电子元件300、图案层200及线路层100的包围覆盖，并对空腔进行填充，实现对该电子元件300的埋入封装。更进一步的，该电子元件300可以为有源器件、无源器件，当然，也可以将电路板埋入该封装体中，该电子元件300的个数可以为一个或多个，在一个实施方式中，该电子元件为芯片。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种封装结构的制备方法。
请参考图5，图5为本发明一种封装结构的制备方法一实施方式的流程示意图，该方法包括步骤：
S100、提供一基板，并将线路层固定在该基板上。
在该步骤S100，该基板为非金属基板，进一步的该非金属基板为有机基板。该线路层为金属材质，且在该线路层上布置有导电线路，电子元件安装在该线路层的预设位置上，以实现该电子元件相应的功能。该线路层固定在该基板使得线路层的位置确定，便于确定待安装的电子元件的位置。
S200、在该线路层上固定设置图案层，且该图案层设有对至少一个电子元件进行定位的靶标图案。
在该步骤S200中，该图案层固定设置在该线路层上，则该线路层上的该靶标图案的位置是确定的，如，以该图案层的某一靶标图案为坐标原点建立坐标系，其它该靶标图案的位置坐标确定。通过检测该电子元件与该坐标原点的相对距离，可以确定该电子元件的位置坐标，进而准确确定该电子元件的位置。
S300、将至少一个该电子元件设置在该线路层上，并与该线路层电连接。
在该步骤S300中，将至少一个该电子元件设置在该线路层上，并与该线路层电连接，使封装结构中的该电子元件能够与外电路连接，以实现该电子元件的功能。
S400、将封装壳体套设在该线路层上并向该封装壳体填充该填充材料，得到填充后的封装壳体。
在该步骤S400中，该封装材料注入该封装壳体内部的空间实现填充，之后得到填充后的封装壳体。该封装壳体可以是任意形状，而该封装壳体的形状对该封装结构的形状影响显著，为提高填充效率和便于该封装结构的后续使用，该封装壳体为立方体。当然，该封装壳体的形状也可以根据实际生成过程的需求进行选择。
S500、对该填充后的封装壳体进行盲孔，使该靶标图案暴露，并根据靶标图案对该填充材料进行压合，以使该填充材料和该封装壳体对该图案层和至少一个该电子元件进行埋入封装，并得到封装结构。
在该步骤S500中，注入的该填充材料在压合的过程中因加热或压力等的作用变成能够流动的状态，充满该封装壳体的内部。
在本实施方式中，该图案层设有的靶标图案，通过该靶标图案能够对至少一个该电子元件进行定位，并根据封装结构中电子元件的分布情况确定压板上的压力分布，使得压合过程中能够将该封装结构压合紧实，又避免损坏电子元件，有利于提高产品质量。
进一步的，请参考图6，图6是图5中步骤S500一实施方式的流程示意图，该方法包括步骤：
S510、对该填充后的封装壳体进行盲孔，使该靶标图案暴露。
在该步骤S510中，通过激光盲孔的方式使该靶标图案暴露。
S520、通过该靶标图案确定该至少一个电子元件的位置，以确定压合过程中压板上的压力分布。
在该步骤520中，通过该靶标图案确定该至少一个电子元件的位置，并根据该填充后的封装壳体与该压板对应的区域容置的不同物质(如，电子元件、填充材料等)，在该压板上施加不同的压力。
S530、通过该压板对该填充后的封装壳体进行压合。
在该步骤530中，该压板压合在该填充后的封装壳体上，并通过施加压力和提高温度的方式使该填充材料处于够流动的状态，充满该封装壳体的内部，同时使该封装结构更加牢固可靠。
在一个实施方式中，该将线路层固定在该基板上的方法包括：在该基板上设置剥离层，并在该剥离层上设置该线路层。该剥离层用于实现该封装结构与该基板的分离，该剥离层的材质为金属，在一个实施方式中，该分离层为厚度为3微米的铜箔层，采用厚度较小铜箔不仅便于制备成型，也有利于降低生产成本。进一步的，该剥离层与该线路层连接的方式有多种，如压合连接、粘结剂连接，在一个实施方式中，采用粘结剂对该剥离层与该线路层进行连接，这样，不仅连接牢固且操作方便。更进一步的，通过解键合胶将该剥离层与该线路层连接，该解键合胶能够在外界作用下，如与水接触，使该解键合胶的结构发生改变，进而使该封装结构与该基板的剥离过程较为方便。
在另一个实施方式中的，得到封装结构之后还包括：将该封装结构中的该剥离层与该线路层剥离，使该线路层外露，使得该封装结构通过该线路层外露的导电图案与外部电路连接。
进一步的，请参考图7，图7是图5中步骤S300一实施方式的流程示意图，该方法包括步骤：
S310、在该图案层上进行打孔，得到贯通该图案层的通孔。
在该步骤S310中，该打孔方法可以为冲压打孔或激光打孔，在一个实施方式中，进行激光打孔，不仅打孔过程效率高，且得到的该通孔位置准确。
S320、将至少一个该电子元件设置在该通孔中，使得至少一个该电子元件通过与该线路层电连接。
在该步骤S320中，该通孔的个数可以为一个或多个，该通孔可以为任意形状；每个该通孔的形状相同或不同，且每个该通孔中容置的该电子元件的个数相同或不同。在一个实施方式中，该通孔为矩形孔，这样不仅便于该通孔的加工成型，也便于该电子元件在该通孔中的分布。此外，该电子元件容置在该通孔中，能够有效降低该封装结构的高度，进而促进该封装结构的小型化。
进一步的，请参考图8，图8是图7中步骤S320一实施方式的流程示意图，该方法包括步骤：
S321、在该图案层的通孔中，至少一个该电子元件与该线路层之间还设有粘结剂层。
在该步骤S321中，该电子元件300固定设置在该线路层100上，固定方式可以为多种，在本实施方式中，采用粘结剂将该电子元件容置在该通孔中，并固定设置在该图案层的预设位置上，采用粘结剂固定的方式不仅牢固可靠且操作方便，能够提高生产效率和降低成本。
S322、该粘结剂层的预设位置设有填充有导电材料的导电通孔，至少一个该电子元件通过该填充有导电材料的导电通孔与该线路层电连接。
在该步骤S322中，对于仅有一个引脚的该电子元件，可以采用导电粘结剂对该电子元件进行固定，此时，该导电粘结剂可以同时发挥引脚的作用。而具有一个或多个引脚的该电子元件，可以通过从该电子元件远离该粘结剂一侧引出的电极与该线路层连接，也可以通过在该粘结剂层上打孔，并在该孔中注入导电材料的方式形成填充有导电材料的导电通孔，使得该电子元件靠近粘结剂一侧与该填充有导电材料的导电通孔连接，进而实现该电子元件与该线路层的电连接。
在另一个实施方式中，该图案层设置在该线路层与至少一个该电子元件之间，至少一个该电子元件与该线路层通过该图案层进行电连接。当埋入的该电子元件只有一个，且该电子元件只有一个引脚时，该图案层可以作为引脚，使得该电子元件与该线路层100通过该图案层进行电连接，能够有效简化封装结构，有利于进一步实现封装结构的小型化。
进一步的，请参考图9，图9是图5中步骤S300另一实施方式的流程示意图，该方法包括步骤：
S31、对该图案层进行打孔，得到至少两个贯通该图案层的图案层通孔。
在该步骤S31中，当至少一个该电子元件需要设置一个或多个引脚时，可通过在该图案层上打孔，得到两个贯通该图案层的图案层通孔，该电子元与该线路层电连接通过两个该图案层通孔来实现。
S32、在该图案层中填充导电材料，形成图案层导电柱。
在该步骤S32中，该导电材料可以是金属导电材料或非金属导电材料，在一个实施方式中，该导电材料为铜。在另一实施方式中，在该图案层通孔中***预先制备的图案层导电柱，该图案层导电柱可以为金属材质，如，铜，也可以是复合材料，如，外周包覆导电材质的陶瓷柱，总之，只要能够实现该电子元件与该线路层的电连接即可。
S33、将至少一个该电子元件设置在该图案层上，并通过该图案层导电柱与该线路层电连接。
在该步骤S33中，该图案层导电柱的一端与该电子元件连接，另一端与该线路层连接，以使至少一个该电子元与该线路层电连接
进一步的，该靶标图案可以设置在该图案层的任意位置，如，位于该图案层的端部或中部；该靶标图案的形状可以为圆形、椭圆形或矩形等任意形状；该靶标图案的个数可以为一个或多个，总之，该靶标图案只要能够对该电子元件进行定位即可。在一个实施方式中，当该电子元件仅有一个时，至少一个该靶标图案分布在该电子元件的外周。当该电子元件至少为两个时，该靶标图案设置在相邻该电子元件的之间。
更进一步的，该图案层包括远离该线路层的第一表面(图未示)和靠近该线路层的第二表面(图未示)，且该图案层为矩形，该靶标图案设置在该第一表面的直角处。将该靶标图案设置在该图案层的四个直角处，可以通过多个该靶标图案确定该电子元件的位置，能够进一步提高对该电子元件的定位准确度。
进一步的，所封装体为热固化封装体，述热固化封装体能够在加热和压合的过程中对该电子元件、图案层及线路层的包围覆盖，并对空腔进行填充，实现对该电子元件的埋入封装。此外，该封装壳体与该填充材料的材质相同，便于该填充材料与该封装壳体在压合过程中融为一体，使封装结构更加牢固可靠。更进一步的，该电子元件可以为有源器件、无源器件，当然，也可以将电路板埋入该封装体中，该电子元件的个数可以为一个或多个，在一个实施方式中，该电子元件为芯片。
综上所述，本发明公开了一种封装结构及封装结构的制备方法，该封装结构包括：线路层；图案层，该图案层固定设置在该线路层上；至少一个电子元件，设置在该线路层上并与该线路层电连接；封装体，设置在该线路层上，并对该图案层和至少一个该电子元件进行埋入封装；其中，该图案层设有对至少一个该电子元件进行定位的靶标图案。通过上述方式，本发明能够提高封装结构的质量。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (11)
1.一种封装结构的制备方法，其特征在于，所述方法包括：
提供一基板，并将线路层固定在所述基板上；
在所述线路层上固定设置图案层，且所述图案层设有对至少一个电子元件进行定位的靶标图案；
将至少一个所述电子元件设置在所述线路层上，并与所述线路层电连接；
将封装壳体套设在所述线路层上并向所述封装壳体填充填充材料，得到填充后的封装壳体；
对所述填充后的封装壳体进行盲孔，使所述靶标图案暴露；
通过所述靶标图案确定所述至少一个电子元件的位置，以确定压合过程中压板上的压力分布；
通过所述压板对所述填充后的封装壳体进行压合，以使所述填充材料和所述封装壳体对所述图案层和至少一个所述电子元件进行埋入封装，并得到封装结构。
2.根据权利要求1所述的方法，其特征在于，所述将线路层固定在所述基板上的方法包括：
在所述基板上设置剥离层，并在所述剥离层上设置所述线路层。
3.根据权利要求2所述的方法，其特征在于，得到封装结构之后还包括：
将所述封装结构中的所述剥离层与所述图案层剥离，使所述线路层外露。
4.根据权利要求2所述的方法，其特征在于，所述剥离层与所述线路层通过解键合胶连接或通过压合的方式连接。
5.根据权利要求1所述的方法，其特征在于，所述将至少一个所述电子元件设置在所述线路层上，并与所述线路层电连接的方法包括：
在所述图案层上进行打孔，得到贯通所述图案层的通孔；
将至少一个所述电子元件设置在所述通孔中，使得至少一个所述电子元件与所述线路层电连接。
6.根据权利要求5所述的方法，其特征在于，所述将至少一个所述电子元件设置在所述通孔中，使得至少一个所述电子元件与所述线路层电连接的方法包括：
在所述图案层的通孔中，至少一个所述电子元件与所述线路层之间还设有粘结剂层；
所述粘结剂层的预设位置设有填充有导电材料的导电通孔，至少一个所述电子元件通过所述填充有导电材料的导电通孔与所述线路层电连接。
7.根据权利要求1所述的方法，其特征在于，所述将至少一个所述电子元件设置在所述线路层上，并与所述线路层电连接的方法包括：
对所述图案层进行打孔，得到至少两个贯通所述图案层的图案层通孔；
在所述图案层中填充导电材料，形成图案层导电柱；
将至少一个所述电子元件设置在所述图案层上，并通过所述图案层导电柱与所述线路层电连接。
8.根据权利要求1-7任一项所述的方法，其特征在于，所述靶标图案设置在所述图案层的端部。
9.根据权利要求1-7任一项所述的方法，其特征在于，所述靶标图案设置在相邻所述电子元件的之间。
10.根据权利要求1-7任一项所述的方法，其特征在于，所述图案层包括远离所述线路层的第一表面和靠近所述线路层的第二表面，且所述图案层为矩形，所述靶标图案设置在所述第一表面的直角处。
11.根据权利要求1-7任一项所述的方法，其特征在于，所述填充材料为热固化填充材料，所述封装壳体与所述填充材料的材质相同；所述电子元件为芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811571228.0A CN111354687B (zh) | 2018-12-21 | 2018-12-21 | 一种封装结构及封装结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811571228.0A CN111354687B (zh) | 2018-12-21 | 2018-12-21 | 一种封装结构及封装结构的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111354687A CN111354687A (zh) | 2020-06-30 |
| CN111354687B true CN111354687B (zh) | 2023-12-15 |
Family
ID=71195631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811571228.0A Active CN111354687B (zh) | 2018-12-21 | 2018-12-21 | 一种封装结构及封装结构的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111354687B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201121019A (en) * | 2009-12-01 | 2011-06-16 | Unimicron Technology Corp | Package structure having electronic components embedded therein |
| CN103906370A (zh) * | 2012-12-27 | 2014-07-02 | 宏启胜精密电子(秦皇岛)有限公司 | 芯片封装结构、具有内埋元件的电路板及其制作方法 |
| CN103906372A (zh) * | 2012-12-27 | 2014-07-02 | 富葵精密组件(深圳)有限公司 | 具有内埋元件的电路板及其制作方法 |
| CN105590914A (zh) * | 2014-10-24 | 2016-05-18 | 宏启胜精密电子(秦皇岛)有限公司 | 电子元件封装结构及制作方法 |
| CN108922853A (zh) * | 2018-07-09 | 2018-11-30 | 中国电子科技集团公司第五十八研究所 | 一种基于Fan-out工艺的三维结构制作方法 |
-
2018
- 2018-12-21 CN CN201811571228.0A patent/CN111354687B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201121019A (en) * | 2009-12-01 | 2011-06-16 | Unimicron Technology Corp | Package structure having electronic components embedded therein |
| CN103906370A (zh) * | 2012-12-27 | 2014-07-02 | 宏启胜精密电子(秦皇岛)有限公司 | 芯片封装结构、具有内埋元件的电路板及其制作方法 |
| CN103906372A (zh) * | 2012-12-27 | 2014-07-02 | 富葵精密组件(深圳)有限公司 | 具有内埋元件的电路板及其制作方法 |
| CN105590914A (zh) * | 2014-10-24 | 2016-05-18 | 宏启胜精密电子(秦皇岛)有限公司 | 电子元件封装结构及制作方法 |
| CN108922853A (zh) * | 2018-07-09 | 2018-11-30 | 中国电子科技集团公司第五十八研究所 | 一种基于Fan-out工艺的三维结构制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111354687A (zh) | 2020-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7719851B2 (en) | Electronics module and method for manufacturing the same | |
| KR101652534B1 (ko) | 적어도 하나의 전자 부품을 인쇄회로기판에 통합하는 방법 및 인쇄회로기판 | |
| CN105027691B (zh) | 印刷电路板及其制造方法 | |
| KR101555474B1 (ko) | 캐비티 부착 기판의 제조 방법 | |
| US7678612B2 (en) | Method of manufacturing semiconductor device | |
| US8921706B2 (en) | Component-embedded substrate, and method of manufacturing the component-embedded substrate | |
| TWI556377B (zh) | 具有微型彈簧接觸件之中介層及其結構 | |
| CN104769713A (zh) | 包括用于嵌入和/或隔开半导体裸芯的独立膜层的半导体器件 | |
| CN106158774B (zh) | 半导体封装结构及其制造方法 | |
| JP2008306128A (ja) | 半導体装置およびその製造方法 | |
| US9899290B2 (en) | Methods for manufacturing a packaged device with an extended structure for forming an opening in the encapsulant | |
| US9320185B2 (en) | Method of manufacturing a component-embedded substrate | |
| CN108269777A (zh) | 衬底、半导体封装结构和制造工艺 | |
| CN202651112U (zh) | 一种半导体器件以及一种层叠 | |
| US10455703B2 (en) | Method for producing a printed circuit board with an embedded sensor chip, and printed circuit board | |
| CN111354687B (zh) | 一种封装结构及封装结构的制备方法 | |
| CN106611747A (zh) | 模封互连基板及其制造方法 | |
| CN105744747A (zh) | 布线基板的制造方法 | |
| CN105393649A (zh) | 用于制造印刷电路板元件的方法 | |
| US20160295692A1 (en) | Printed wiring board and method for manufacturing the same | |
| TWI598964B (zh) | 晶片封裝基板、晶片封裝結構及其製作方法 | |
| JP2008124088A (ja) | 発光ダイオード装置及びその製造方法 | |
| KR101088820B1 (ko) | 임베디드 반도체 패키지 및 이의 제조 방법 | |
| KR20170124769A (ko) | 전자 소자 모듈 및 그 제조 방법 | |
| WO2019103676A1 (en) | Ultra-thin fingerprint sensor component and manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |