CN111295763A - 宽带隙半导体装置 - Google Patents

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Abstract

宽带隙半导体装置具有：使用第一导电型的宽带隙半导体材料的漂移层12；由设置在所述漂移层12上的第二导电型组成的阱区20；设置在所述阱区20上的源极区域30；设置在所述阱区20上的且电连接于栅极焊盘120的栅极接触区域103；以及设置在所述阱区20上的且是设置在所述源极区域30与所述栅极接触区域103之间的齐纳二极管区域100。

Description

宽带隙半导体装置
技术领域
本发明涉及一种宽带隙半导体装置，其具有：第一导电型的漂移层；由设置在漂移层上的第二导电型构成的阱区；以及设置在阱区上的源极区域。
背景技术
在功率MOSFET中，为了保护栅极绝缘膜，提出了在栅极－源极之间设置齐纳二极管。例如根据特开2012-064727号公报所公开的内容，其提出了一种通过将高浓度掺杂的p型及n型多晶硅多段连接来制作所述齐纳二极管的方案。
虽然由SiC等宽带隙半导体组成的MOSFET其自身能够在高温下使用，但是在如特开2012-064727号公报中的由多晶硅构成的齐纳二极管在高温下会增加漏电流。因此，就存在着栅极的充放电速度变慢以及开关变慢的问题。由SiC等宽带隙半导体组成的MOSFET一般需要更高于Si-MOSFET的驱动电压，并且由于也具有较大的Ciss(输入电容)，因此就容易受到漏电流给充放电速度造成的影响。
本发明的目的，是提供一种宽带隙半导体装置，其能够保护栅极绝缘膜，并且能够防止充放电速度变慢。
发明内容
【概念1】
本发明的概念1所涉及的宽带隙半导体装置，可以包括：
第一导电型的漂移层；
由设置在所述漂移层上的第二导电型组成的阱区；
设置在所述阱区上的源极区域；
设置在所述阱区上的且电连接于栅极焊盘的栅极接触区域；以及
设置在所述阱区上的且在面方向上是设置在所述源极区域与所述栅极接触区域之间的齐纳二极管区域。
【概念2】
在本发明的概念1所涉及的宽带隙半导体装置中，可以是：
所述齐纳二极管区域具有：超高浓度第二导电型半导体区域；以及与所述超高浓度第二导电型半导体区域相邻设置的高浓度第一导电型半导体区域，
所述栅极接触区域与所述高浓度第一导电型半导体区域相邻设置，
所述超高浓度第二导电型半导体区域被设置在比所述高浓度第一导电型半导体区域更靠近源极区域侧。
【概念3】
在本发明的概念1或2所涉及的宽带隙半导体装置中，可以是：
所述栅极接触区域为超高浓度第一导电型半导体区域或高浓度第一导电型半导体区域。
【概念4】
在本发明的概念1至3中的任意一项概念所涉及的宽带隙半导体装置中，可以是：
所述齐纳二极管区域与所述源极区域在面内方向上分离。
【概念5】
本发明的概念5所涉及的宽带隙半导体装置，可以包括：
第一导电型的漂移层；
设置在所述漂移层上的第二导电型的阱区；
设置在所述阱区上的源极区域；以及
设置在所述阱区上的次级MOSFET区域，
其中，所述次级MOSFET区域具有：一对第一导电型半导体区域；设置在所述一对第一导电型半导体区域之间的第二导电型半导体区域；以及通过次级MOSFET绝缘层来设置在所述第一导电型半导体区域以及所述第二导电型半导体区域上的，且电连接于所述栅极焊盘的次级MOSFET栅电极，
所述第一导电型半导体区域的一方电连接于源极焊盘，
所述第一导电型半导体区域的另一方电连接于栅极焊盘。
【概念6】
在本发明的概念5所涉及的宽带隙半导体装置中，可以是：
所述第一导电型半导体区域具有高浓度第一导电型半导体区域，所述第二导电型半导体区域具有高浓度第二导电型半导体区域。
【概念7】
在本发明的概念1至6中的任意一项概念所涉及的宽带隙半导体装置中，可以是：
所述阱区具有：设置在所述栅极焊盘下方的一部分上的第一阱区；以及与所述第一阱区分离的第二阱区，
在所述第一阱区上设置有所述齐纳二极管区域或所述次级MOSFET区域。
【概念8】
在本发明的概念1至7中的任意一项概念所涉及的宽带隙半导体装置中，可以是：
在所述第一阱区与所述第二阱区之间设置有由掺杂物浓度比所述漂移层更高的第一导电型半导体组成的分离区域。
【概念9】
本发明的概念1至8中的任意一项概念所涉及的宽带隙半导体装置，可以进一步包括：
层间绝缘膜；以及
设置在所述阱区与所述层间绝缘膜之间的栅极绝缘膜，
其中，所述栅极绝缘膜具有大致同一厚度。
发明效果
在本发明中，在源极区域与栅极接触区域之间设置有齐纳二极管区域或次级MOSFET区域。因此，就能够在防止充放电速度变慢的同时保护栅极绝缘膜。
附图说明
图1是可在本发明的第一实施方式中使用的半导体装置的截面图。
图2是可在本发明的第一实施方式中使用的半导体装置的截面图，图中展示了与图1不同的部位。
图3是可在本发明的第一实施方式中使用的半导体装置的截面图，图中展示了单元(Cell)区域侧。
图4是可在本发明的第二实施方式中使用的半导体装置的截面图。
图5是可在本发明的第三实施方式中使用的半导体装置的截面图。
图6是可在本发明的第三实施方式中使用的半导体装置的截面图，图中展示了与图5不同的部位。
图7是在本发明的第四实施方式中采用了基于第一实施方式的形态时的半导体装置的截面图。
图8是在本发明的第四实施方式中采用了基于第一实施方式的形态时的半导体装置的截面图，图中展示了与图7不同的部位。
图9是在本发明的第四实施方式中采用了基于第三实施方式的形态时的半导体装置的截面图。
图10是在本发明的第四实施方式中采用了基于第三实施方式的形态时的半导体装置的截面图，图中展示了与图9不同的部位。
图11是可在本发明的第五实施方式中使用的半导体装置的截面图。
具体实施方式
第一实施方式
《构成》
在本实施方式中，作为一例，将使用纵型MOSFET来进行说明。在本实施方式中，虽然是将第一导电型作为n型，将第二导电型作为p型来进行说明，但并不仅限于此，也可以将第一导电型作为p型，将第二导电型作为n型。另外，在本实施方式中，虽然是使用碳化硅作为宽带隙半导体来进行说明，但并不仅限于此，也可以使用氮化镓等来作为宽带隙半导体。在本实施方式中，将与作为图1的上下方向的厚度方向正交的方向称为“面内方向”。即，包含图1的左右方向及纸面的法线方向的面为“面内方向”。
如图3所示，本实施方式的碳化硅半导体装置可以具有：n型碳化硅半导体基板11；设置在碳化硅半导体基板11的第一主面(上端面)上的，并且使用n型碳化硅材料的漂移层12；设置在漂移层12上的由p型组成的多个阱区20；以及设置在阱区20上的n型源极区域30。阱区20例如是通过对漂移层12注入p型掺杂物来形成的，而源极区域30例如则是通过对阱区20注入n型掺杂物来形成的。碳化硅半导体基板11的第二主面(下端面)上可以设置有漏电极90。在作为单元利用的区域的边缘外部可以设置有耐压构造部。作为漏电极90，例如可以使用钛、铝、镍等材料。
如图1所示，碳化硅半导体装置可以具有：设置在阱区20上的，且电连接于栅极焊盘120的栅极接触区域103；以及设置在阱区20上的，且是设置于源极区域30与栅极接触区域103之间的齐纳二极管区域100。栅极接触区域103以及齐纳二极管区域100可以通过例如对阱区20注入n型掺杂物或p型掺杂物来形成。
栅极接触区域103可以是超高浓度n型半导体区域(n++)或高浓度p型半导体区域(n+)。可以通过设置在层间绝缘膜65上的栅极接触孔来使栅极焊盘120与超高浓度n型半导体区域(n++)或高浓度p型半导体区域(n+)相互接触从而形成栅极接触区域103。在图1所示的形态中，栅极接触区域103为超高浓度n型半导体区域(n++)，并且超高浓度n型半导体区域(n++)与栅极焊盘120相互电连接。
如图2所示，在与存在栅极接触区域103的位置不同的位置处，栅极焊盘120被连接于栅电极125，从而形成栅极连接区域126。也可以通过设置在层间绝缘膜65上的栅极接触孔来使栅电极125与栅极焊盘120相互接触从而形成栅极连接区域126。
在阱区20与层间绝缘膜65之间设置有栅极绝缘膜60，并且该栅极绝缘膜60具有大致同一厚度。即，在本实施方式中，可以不使用一般设置在栅极焊盘120下方的场绝缘膜。其中，“大致同一厚度”是指：在栅极绝缘膜60的平均厚度D0的10％以内的厚度，并且阱区20与层间绝缘膜65之间的栅极绝缘膜60的厚度为0.9×D0以上、1.1×D0以下。
如图1所示，可以在源极区域30之间的栅极绝缘膜60上设置栅电极125。如图2所示，栅电极125与栅极焊盘120电连接。
漂移层12可以在碳化硅半导体基板11的第一主面上通过CVD法等来形成。漂移层12中的n型掺杂物浓度可以更小于碳化硅半导体基板11中的n型掺杂物浓度，漂移层12为低浓度区域(n-)，碳化硅半导体基板11的浓度高于漂移层12。能够使用N或P等来作为n型掺杂物，使用Al或B等来作为p型掺杂物。作为本实施方式的漂移层12的低浓度区域(n-)中的掺杂物浓度为例如1×1014～4×1016cm-3，而碳化硅半导体基板11中的掺杂物浓度为例如1×1018～3×1019cm-3。
栅极焊盘120可以由例如Al等金属形成，并且栅电极125可以由例如多晶硅等形成。在栅电极125等的上端面可以形成层间绝缘膜65。可以使用CVD法、光刻技术等来形成栅电极125。层间绝缘膜65可以通过CVD法等形成，例如可以由二氧化硅形成。
如图1所示，齐纳二极管区域100可以具有：前述的超高浓度p型半导体区域(p++)102；以及与超高浓度p型半导体区域102相邻设置的高浓度n型半导体区域(n+)101。前述的栅极接触区域103也可以相邻设置于高浓度n型半导体区域101。本实施方式的高浓度n型区域(n+)中的掺杂物浓度为例如1×1018～2×1019cm-3，超高浓度n型区域(n++)中的掺杂物浓度为例如2×1019～1×1021cm-3。本实施方式的阱区20中的掺杂物浓度为例如5×1016～1×1019cm-3，超高浓度p型区域(p++)中的掺杂物浓度为例如2×1019～1×1021cm-3，高浓度p型区域(p+)中的掺杂物浓度为例如3×1017～2×1019cm-3。
超高浓度p型半导体区域102、高浓度n型半导体区域101以及栅极接触区域103均可以为大致同一深度。其中，本实施方式中的“大致同一深度”是指：在平均深度的10％以内的深度。因此，超高浓度p型半导体区域102、高浓度n型半导体区域101以及栅极接触区域103均为大致同一深度是指：超高浓度p型半导体区域102、高浓度n型半导体区域101以及栅极接触区域103的平均深度H0的10％以内的深度，并且超高浓度p型半导体区域102、高浓度n型半导体区域101以及栅极接触区域103各自的深度在0.9×H0以上、1.1×H0以下。
此外，超高浓度p型半导体区域102、高浓度n型半导体区域101以及栅极接触区域103也可以分别与源极区域30的高浓度n型区域31以及超高浓度n型区域32是大致同一深度。
阱区20的深度使其底面被定位在高于漂移层12的底面的位置，并且阱区20是被设置在漂移层12内。此外，源极区域30的深度使其底面被定位在高于阱区20的底面的位置，并且源极区域30是被形成在阱区20内。栅极接触区域103以及齐纳二极管区域100的深度使其底面被定位在高于阱区20的底面的位置，并且栅极接触区域103以及齐纳二极管区域100是被形成在阱区20内。
源极区域30中的与源极焊盘110连接的部位成为超高浓度n型区域(n++)，并且与超高浓度n型区域(n++)相邻地设置有高浓度n型区域(n+)。
本实施方式中的齐纳二极管区域100并非仅设置在栅极焊盘120的周围，还可以沿着单元区域的整个周边或一部分周边设置在作为与层间绝缘膜65上设置的栅电极对应的布线的栅极流道(未图示)的周围。此外，不限于所述形态，本实施方式中的齐纳二极管区域100既可以仅设置在栅极焊盘120的周围，也可以仅设置在栅极流道的周围。
如图1所示，源极区域30可以具有：配置在栅电极125侧的高浓度n型区域(n+)31；以及与高浓度n型区域(n+)31相邻设置的超高浓度n型区域(n++)32。并且，与超高浓度n型区域(n++)32相邻地设置有齐纳二极管区域100的超高浓度p型半导体区域102。在源极区域30的超高浓度n型区域(n++)32以及齐纳二极管区域100的超高浓度p型半导体区域102与源极焊盘110之间，可以设置由镍、钛或由含有镍或钛的合金所组成的金属层40。
源极区域30的超高浓度n型区域(n++)32可以与设置在源极焊盘110下方的金属层40欧姆接触。此外，超高浓度p型半导体区域102也可以与设置在源极焊盘110下方的金属层40欧姆接触。
如图3所示，可以在源极区域30的面方向之间设置与金属层40接触的阱接触区域21。阱接触区域21可以由超高浓度p型半导体构成。阱接触区域21与金属层40可以欧姆接触。阱接触区域21也可以通过对例如阱区20注入p型掺杂物来形成。
《作用·效果》
接下来，对具有上述构成的本实施方式涉及的作用及效果进行举例说明。在【作用·效果】中进行说明的任何一种形态均可采用上述构成。
在本实施方式中，如图1所示，当采用：在源极区域30与栅极接触区域103之间设置齐纳二极管区域100的形态时，能够在防止充放电速度变慢的同时保护栅极绝缘膜60。
当齐纳二极管区域100具有：超高浓度p型半导体区域(p++)102；以及与超高浓度p型半导体区域(p++)102相邻设置的高浓度n型半导体区域(n+)101，并且高浓度n型半导体区域101中的n型掺杂物浓度是更高于阱区20的p型掺杂物浓度的情况下，是由超高浓度p型半导体区域102与高浓度n型半导体区域101之间的结来决定耐压。在碳化硅等宽带隙半导体中，即使这种高浓度区域之间的结仅为一段，也能够对栅极施加充分的正偏压，并且能够设为适于保护不受过剩正偏压影响的耐压(例如15～40V)。例如，在使用4H-SiC，并且高浓度n型半导体区域(n+)101中的掺杂物浓度为2.5×1018cm-3，而超高浓度p型半导体区域(p++)102中的掺杂物浓度比该浓度更高(例如2×1020cm-3)时，器件模拟中的耐压为30V。
此外，在设置了本实施方式中的齐纳二极管区域100的情况下，通过将阱区20的厚度加厚至寄生双极晶体管不运作的程度，就能够将漂移层12与阱区20之间的结电容的一部分移动至Crss(反向传输电容)。这样一来，就能够执行被动反射镜操作，并且还能够防止dV/dt上升至不必要的程度。
在本实施方式中，如图2所示，当采用：在阱区20与层间绝缘膜65之间设置的栅极绝缘膜60是具有大致同一厚度，并且是未设置场绝缘膜的形态时，能够防止栅极耐压下降。即，在采用：设置场绝缘膜，并且将栅极绝缘膜60跨设于场绝缘膜的构成时，在栅极绝缘膜60上会形成有段差部。如果形成该段差部，栅极耐压就会下降。另一方面，当采用前述的：栅极绝缘膜60是具有大致同一厚度，并且是未设置场绝缘膜的形态时，由于原本就没有形成该段差部，因此就能够防止栅极耐压下降。
第二实施方式
接着，对本发明的第二实施方式进行说明。
在本实施方式中，如图4所示，设置了齐纳二极管区域100的阱区20与设置了源极区域30的阱区20在面方向上被分离。除此以外则与第一实施方式相同，在第二实施方式中也能够采用第一实施方式中采用的所有构成。对第一实施方式中说明过的构件添加相同符号来进行说明。
如第一实施方式中所述，在设置了本实施方式的齐纳二极管区域100的情况下通过加厚阱区20的厚度，就能够将齐纳二极管区域100与阱区20之间的结电容的一部分移动至Crss(反向传输电容)，还能够执行被动反射镜操作。在执行该被动反射镜操作的情况下，分离：形成有齐纳二极管区域100的超高浓度p型半导体区域102与源极区域30的阱区20是有帮助的。在这种情况下，如图4所示，也可以将形成:齐纳二极管区域100的超高浓度p型半导体区域102、与源极区域30相邻的阱接触区域21的阱区20在面方向上分离。
第三实施方式
接着，对本发明的第三实施方式进行说明。
在本实施方式中，如图5所示，在阱区20内设置有平面型的次级MOSFET区域150。该次级MOSFET区域150具有：一对n型半导体区域151a、151b、152a、152b；设置在一对n型半导体区域151a、151b、152a、152b之间的p型半导体区域156；以及通过作为次级MOSFET绝缘层的栅极绝缘膜60来设置在n型半导体区域151a、151b、152a、152b以及p型半导体区域156上的，且电连接于栅极焊盘120的次级MOSFET栅电极159。在第三实施方式中也能够采用上述各实施方式中采用的所有构成。对上述各实施方式中说明过的构件添加相同符号来进行说明。在图5所示的形态中，一对n型半导体区域151a、151b、152a、152b中的一方具有:与源极焊盘110电连接的n型半导体区域151a、152a，另一方具有：与栅极焊盘120电连接的n型半导体区域151b、152b。
次级MOSFET区域150的n型半导体区域151a、151b、152a、152b可以具有：高浓度n型区域(n+)151a、151b；以及掺杂物浓度更高于高浓度n型区域151a、151b的超高浓度n型区域(n++)152a、152b。一方的超高浓度n型区域152a可以通过金属层40来与源极焊盘110接触从而形成源极接触区域，而另一方的超高浓度n型区域152b可以接触于栅极焊盘120从而形成栅极接触区域。次级MOSFET区域150的p型半导体区域156可以是高浓度p型半导体区域(p+)。由于该次级MOSFET的阈值电压必须更高于应该施加至单元部的栅极的正偏压，因此，在将至少该次级MOSFET的栅极绝缘膜60设为与单元部是大致同一厚度时，p型半导体区域156的掺杂物浓度就必须更高于阱区20。
如图6所示，栅电极125与栅极焊盘120通过栅极连接区域126来电连接。该栅电极125也可以与图5所示的次级MOSFET栅电极159电连接。此外，栅电极125与次级MOSFET栅电极159也可以被构成为一体。
次级MOSFET区域150的n型半导体区域151a、151b、152a、152b以及p型半导体区域156的深度使其底面被定位在高于阱区20的底面的位置，并且次级MOSFET区域150的n型半导体区域151a、151b、152a、152b以及p型半导体区域156是被形成在阱区20内。次级MOSFET区域150的n型半导体区域151a、151b、152a、152b以及p型半导体区域156可以各自通过对例如阱区20注入n型掺杂物或p型掺杂物来形成。
n型半导体区域151a、151b、152a、152b以及p型半导体区域156均可以为大致同一深度。此外，n型半导体区域151a、151b、152a、152b以及p型半导体区域156也可以分别与源极区域30的高浓度n型区域31以及超高浓度n型区域32是大致同一深度。
本实施方式中的次级MOSFET区域150并非仅设置在栅极焊盘120的周围，还可以设置在栅极流道的周围。此外，不限于所述形态，本实施方式中的次级MOSFET区域150既可以仅设置在栅极焊盘120的周围，也可以仅设置在栅极流道的周围。
此外，可以采用在上述各实施方式中所示的齐纳二极管区域100与本实施方式中的次级MOSFET区域150这两个区域，也可以将齐纳二极管区域100以及次级MOSFET区域150设置于栅极焊盘120的周围与栅极流道的周围。即可以将齐纳二极管区域100与次级MOSFET区域150这两个区域仅设置在栅极焊盘120的周围，也可以仅设置在栅极流道的周围。另外，还可以将齐纳二极管区域100与次级MOSFET区域150的其中一方仅设置在栅极焊盘120的周围，并将另一方仅设置在栅极流道的周围。
第四实施方式
接着，对本发明的第四实施方式进行说明。
在本实施方式中，如图7至图10所示，阱区20具有：设置在栅极焊盘120下方的一部分上的第一阱区20a；以及与第一阱区20a在面方向上分离的第二阱区20b。在第四实施方式中也能够采用上述各实施方式中采用的所有构成。对上述各实施方式中说明过的构件添加相同符号来进行说明。在图7所示的形态中，在第一阱区20a内设置有齐纳二极管区域100。在图9所示的形态中，在第一阱区20a内设置有次级MOSFET区域150的一部分。
在因开关时对位于栅极焊盘120下方的漂移层12与阱区20之间的较大的结电容进行充电的位移电流而使阱区20的电位上升的情况下，有时会在栅电极125流通较大的电流。这时，dV/dt会被明显限制。因此，如本实施方式般将第一阱区20a与第二阱区20b分离设置，并且使第二阱区20b占据栅极焊盘120的下方侧区域中的大部分(例如面方向上的面积的80％以上的部分)，并将该第二阱区20b从单元区域及齐纳二极管区域100或从形成了次级MOSFET区域150的第一阱区20a分开设置是有帮助的。通过这样将第一阱区20a与第二阱区20b分离设置，就能够防止dV/dt被明显限制。
如图7至图10所示，在第一阱区20a与第二阱区20b之间也可以设置由掺杂物浓度比漂移层12更高的n型半导体组成的分离区域105。通过这样设置由掺杂物浓度比漂移层12更高的n型半导体组成的分离区域105，就能够更为准确地分离第一阱区20a与第二阱区20b。其中，分离区域105可以通过例如对阱区20的间隙附近注入n型掺杂物来形成。分离区域105中的掺杂物浓度是例如5×1016～5×1017cm-3。
第五实施方式
接着，对本发明的第五实施方式进行说明。
在本实施方式中，在采用：第一实施方式、第二实施方式或第四实施方式中的齐纳二极管区域100的情况下，不是采用超高浓度n型区域(n++)来作为栅极接触区域与栅极焊盘120欧姆接触，而是采用高浓度n型区域(n+)103a来作为栅极接触区域，并将栅极接触区域103a与栅极焊盘120肖特基接触。此外，栅极接触区域103a中的端部以外的部位成为比阱区20的p型掺杂物浓度更低的n型掺杂物浓度，其可以是例如低浓度n型区域(n-)109。在第五实施方式中也能够采用上述各实施方式中采用的所有构成。对上述各实施方式中说明过的构件添加相同符号来进行说明。
通过采用高浓度n型区域(n+)来作为栅极接触区域103a，并将栅极接触区域103a与栅极焊盘120肖特基接触，就能够施加高于pn二极管的内置电压的负偏压(例如-3V以下)。
此外，如图11所示，通过采用：由低浓度n型区域109来使栅极接触区域103a分离的形态，就能够在栅极接触区域103a的端部以外的部位进行耗尽化，并防止Ciss(输入电容)过度增加。
最后，上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例，因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本申请最初的权利要求项中的记载仅仅是一个示例，可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
符号说明
12 漂移层
20 阱区
20a 第一阱区
20b 第二阱区
30 源极区域
60 栅极绝缘膜
100 齐纳二极管区域
101 高浓度第一导电型半导体区域
102 超高浓度第二导电型半导体区域
103 栅极接触区域
105 分离区域
120 栅极焊盘
125 次级MOSFET栅电极
150 次级MOSFET区域
151a、151b、152a、152b n型半导体区域
156 p型半导体区域
159 次级MOSFET栅电极

Claims (9)

1.一种宽带隙半导体装置，其特征在于，包括：
第一导电型的漂移层；
由设置在所述漂移层上的第二导电型组成的阱区；
设置在所述阱区上的源极区域；
设置在所述阱区上的且电连接于栅极焊盘的栅极接触区域；以及
设置在所述阱区上的且在面方向上是设置在所述源极区域与所述栅极接触区域之间的齐纳二极管区域。
2.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述齐纳二极管区域具有：超高浓度第二导电型半导体区域；以及与所述超高浓度第二导电型半导体区域相邻设置的高浓度第一导电型半导体区域，
所述栅极接触区域与所述高浓度第一导电型半导体区域相邻设置，
所述超高浓度第二导电型半导体区域被设置在比所述高浓度第一导电型半导体区域更靠近源极区域侧。
3.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述栅极接触区域为超高浓度第一导电型半导体区域或高浓度第一导电型半导体区域。
4.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述齐纳二极管区域与所述源极区域在面内方向上分离。
5.一种宽带隙半导体装置，其特征在于，包括：
第一导电型的漂移层；
设置在所述漂移层上的第二导电型的阱区；
设置在所述阱区上的源极区域；以及
设置在所述阱区上的次级MOSFET区域，
其中，所述次级MOSFET区域具有：一对第一导电型半导体区域；设置在所述一对第一导电型半导体区域之间的第二导电型半导体区域；以及通过次级MOSFET绝缘层来设置在所述第一导电型半导体区域以及所述第二导电型半导体区域上的，且电连接于所述栅极焊盘的次级MOSFET栅电极，
所述第一导电型半导体区域的一方电连接于源极焊盘，
所述第一导电型半导体区域的另一方电连接于栅极焊盘。
6.根据权利要求5所述的宽带隙半导体装置，其特征在于：
其中，所述第一导电型半导体区域具有高浓度第一导电型半导体区域，
所述第二导电型半导体区域具有高浓度第二导电型半导体区域。
7.根据权利要求1或5所述的宽带隙半导体装置，其特征在于：
其中，所述阱区具有：设置在所述栅极焊盘下方的一部分上的第一阱区；以及与所述第一阱区分离的第二阱区，
在所述第一阱区上设置有所述齐纳二极管区域或所述次级MOSFET区域。
8.根据权利要求7所述的宽带隙半导体装置，其特征在于：
其中，在所述第一阱区与所述第二阱区之间设置有由掺杂物浓度比所述漂移层更高的第一导电型半导体组成的分离区域。
9.根据权利要求1或5所述的宽带隙半导体装置，其特征在于，进一步包括：
层间绝缘膜；以及
设置在所述阱区与所述层间绝缘膜之间的栅极绝缘膜，
其中，所述栅极绝缘膜具有大致同一厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115632031A (zh) * 2022-12-21 2023-01-20 泰科天润半导体科技（北京）有限公司 集成栅保护机制的平面栅碳化硅mosfet的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7295047B2 (ja) * 2020-01-22 2023-06-20 株式会社東芝 半導体装置
KR20220030802A (ko) * 2020-09-03 2022-03-11 에스케이하이닉스 주식회사 이미지 센싱 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0354478A1 (de) * 1988-08-10 1990-02-14 Siemens Aktiengesellschaft Gate-Source-Schutzschaltung für einen Leistungs-MOSFET
FR2649828A1 (fr) * 1989-07-17 1991-01-18 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener
US5767550A (en) * 1996-04-12 1998-06-16 National Semiconductor Corporation Integrated zener diode overvoltage protection structures in power DMOS device applications
KR20000040172A (ko) * 1998-12-17 2000-07-05 김덕중 제너 다이오드를 내장한 수평형 모스 게이트형 반도체 소자 및그 제조 방법
US20010032999A1 (en) * 2000-04-25 2001-10-25 Seikoh Yoshida GaN-based compound semiconductor device
CN101226962A (zh) * 2008-02-22 2008-07-23 谭健 Hvmos及集成hvmos与cmos的半导体器件
JP2009218307A (ja) * 2008-03-10 2009-09-24 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置
DE102013201044A1 (de) * 2012-01-24 2013-07-25 Infineon Technologies Austria Ag Leistungstransistor
JP2015159235A (ja) * 2014-02-25 2015-09-03 住友電気工業株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337846A (ja) 1986-07-31 1988-02-18 Canon Inc カセツト装着装置
JPH03129779A (ja) 1989-07-12 1991-06-03 Fuji Electric Co Ltd 高耐圧半導体装置
EP0621636B1 (en) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges
JPH08288526A (ja) 1995-04-12 1996-11-01 Oki Electric Ind Co Ltd 半導体装置
JP4462030B2 (ja) 2004-12-22 2010-05-12 富士電機システムズ株式会社 半導体装置
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8217419B2 (en) 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
JP2009004399A (ja) 2007-06-19 2009-01-08 Rohm Co Ltd 半導体装置
JP5340018B2 (ja) 2009-05-01 2013-11-13 三菱電機株式会社 半導体装置
JP5961865B2 (ja) 2010-09-15 2016-08-02 ローム株式会社 半導体素子
WO2012082840A1 (en) 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP6218462B2 (ja) * 2013-07-04 2017-10-25 三菱電機株式会社 ワイドギャップ半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0354478A1 (de) * 1988-08-10 1990-02-14 Siemens Aktiengesellschaft Gate-Source-Schutzschaltung für einen Leistungs-MOSFET
FR2649828A1 (fr) * 1989-07-17 1991-01-18 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener
US5767550A (en) * 1996-04-12 1998-06-16 National Semiconductor Corporation Integrated zener diode overvoltage protection structures in power DMOS device applications
KR20000040172A (ko) * 1998-12-17 2000-07-05 김덕중 제너 다이오드를 내장한 수평형 모스 게이트형 반도체 소자 및그 제조 방법
US20010032999A1 (en) * 2000-04-25 2001-10-25 Seikoh Yoshida GaN-based compound semiconductor device
CN101226962A (zh) * 2008-02-22 2008-07-23 谭健 Hvmos及集成hvmos与cmos的半导体器件
JP2009218307A (ja) * 2008-03-10 2009-09-24 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置
DE102013201044A1 (de) * 2012-01-24 2013-07-25 Infineon Technologies Austria Ag Leistungstransistor
JP2015159235A (ja) * 2014-02-25 2015-09-03 住友電気工業株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115632031A (zh) * 2022-12-21 2023-01-20 泰科天润半导体科技（北京）有限公司 集成栅保护机制的平面栅碳化硅mosfet的制造方法

Also Published As

Publication number Publication date
EP3712957B1 (en) 2022-12-14
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US20210376142A1 (en) 2021-12-02
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US11437506B2 (en) 2022-09-06
EP3712957A4 (en) 2021-09-29
JP7051890B2 (ja) 2022-04-11
EP4036990A1 (en) 2022-08-03

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