CN111179838A - 像素电路、显示面板及改善显示面板低灰阶均匀性的方法 - Google Patents

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Abstract

本发明提供一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法像素电路，所述像素电路包括第一薄膜晶体管、第二薄膜晶体管以及电阻线，所述第一薄膜晶体管的栅极连接第一节点，所述第一薄膜晶体管的漏极接入电源电压，所述第一薄膜晶体管的源极为驱动信号输出端，所述第二薄膜晶体管的栅极连接写入信号线，所述第二薄膜晶体管的漏极连接数据信号线，所述第二薄膜晶体管的源极连接第二节点；所述电阻线连接于所述第一节点和所述第二节点之间。通过增大开关薄膜晶体管的源极与驱动薄膜晶体管的栅极之间的电阻线的电阻值，可以有效降低馈通(feedthrough)效应的影响，改善显示面板的低灰阶的均匀性，提升显示面板的品质。

Description

像素电路、显示面板及改善显示面板低灰阶均匀性的方法
技术领域
本申请涉及显示技术领域，尤其涉及一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法。
背景技术
目前，面板各点亮度的均匀性是衡量面板品质的重要标准。在不同的亮度灰阶下，面板亮度的均匀性也各不相同。灰阶越低，输入的信号电压也越低，更易受到其他因素的干扰，均匀性也就越差。因此，改善低灰阶面板的均匀性对面板品质的评价具有重要影响。
如图1所示，对于3T1C像素电路，在影响面板均匀性的众多因素之中，SwitchingTFT(开关薄膜晶体管)在WR(写入信号线)关闭阶段，feedthrough效应(feedthrough，馈通)会直接作用于Driving TFT(驱动薄膜晶体管)的Gate端(Gate，栅极)，引起Driving TFT Vg下降，导致TFT Vg-Vs减小，使得通过OLED的电流产生波动，造成亮度发生变化。
Feedthrough是指在WR关闭，Switching TFT Gate端电压突变降低时，因TFT内部尤其是Gate与Source端(Source，源极)间寄生电容Cgs的存在，会引起Source端电压降低的现象。Switching TFT Source端电压的下降，会连带Driving TFT Gate端电压降低。在面板的不同位置，因为WR RC loading的不同，会使得在WR关闭时，WR信号降低的快慢不同。RCloading越大，WR下降的越慢，feedthrough效应导致的Vg点电压减小的越慢。因此，不同位置的Driving TFT Gate端电压，在WR关闭时减小的幅度会存在差异，使得不同位置OLED的电流存在差异，导致亮度也存在差异，均匀性降低。
因此，降低feedthrough的影响或者使不同位置feedthrough影响保持一致是提升面板均匀性的重要方法。
降低feedthrough效应的方法主要有：减小Switching TFT的寄生电容和增大像素的存储电容。当Switching TFT寄生电容Cgs减小时，Gate端电压的降低对Source端电压的影响会减弱，提升Driving TFT Gate端电压的稳定性。目前，TFT采用Top Gate的结构，可以有效减少TFT内部的寄生电容，因此，在结构上继续进行优化以进一步减小寄生电容的方法已经遇到瓶颈。
此外，降低feedthrough效应的另一种方法是增大像素存储电容。像素存储电容的增大，可以有效维持电容两端电压差Vg-Vs的稳定，降低feedthrough效应对OLED电流的影响，提升均匀性。但是，随着高PPI(Pixels Per Inch，每英寸像素)面板需求的提出，像素的尺寸在逐渐减小，存储电容的设计空间也在减小。因此，增大存储电容的方法也逐渐遇到困境。
其中，一面板不同位置feedthrough效应影响趋于一致，是提升面板均匀性的重要方法。为此，需要使面板不同位置WR RC loading对WR信号的影响趋于一致。
一种方法是降低WR RC loading。面板RC loading的优化需要在设计端进行大量的设计评估，但优化程度受到制程工艺和设计本身限制，效果有限。
另一种方法是在程序端对WR信号修改，如图2所示。通过“削角”的方式在WR信号的关闭阶段模拟RC loading的影响，使关闭阶段WR信号减小的速度减慢，即与修改前RCloading最大位置处的WR信号减小的速度相类似。但是，修改后的WR信号在峰值电压处的时间会缩短，会缩短Data信号的“充电时间”,存在使得信号电压无法达到目标电压的可能性。当面板刷新频率提升时，WR信号的宽度便会缩短，这种可能性会成为现实问题。
发明内容
本发明的目的在于，提供一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法，用以解决现有技术存在的像素电路存在feedthrough效应，容易导致显示面板的灰阶度低，亮度不一，均匀性较差的技术问题。
为实现上述目的，本发明提供一种像素电路，包括第一薄膜晶体管、第二薄膜晶体管以及电阻线，所述第一薄膜晶体管的栅极连接第一节点，所述第一薄膜晶体管的漏极接入电源电压，所述第一薄膜晶体管的源极为驱动信号输出端，所述第二薄膜晶体管的栅极连接写入信号线，所述第二薄膜晶体管的漏极连接数据信号线，所述第二薄膜晶体管的源极连接第二节点；所述电阻线连接于所述第一节点和所述第二节点之间。
进一步地，所述的像素电路还包括寄生电容、存储电容以及发光元件，所述寄生电容的第一端连接所述写入信号线，所述寄生电容的第二端连接所述第二节点；所述存储电容的第一端连接所述第一节点,所述存储电容的第二端连接第三节点；所述发光元件的阳极连接所述第三节点，所述发光元件的阴极连接电路公共接地端电压。
进一步地，所述的像素电路还包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接所述写入信号线，所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的漏极连接监控信号线。
进一步地，所述电阻线的电阻值的计算公式为R＝ρl/s，其中，R为电阻值，ρ电阻率，s为所述电阻线的横截面积。
进一步地，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的任一种。
进一步地，所述电阻线的电阻值为900～1200kΩ。
为实现上述目的，本发明还提供一种显示面板，包括前文所述的像素电路，所述显示面板显示时的低灰阶均匀性与所述电阻线的电阻值成正比。
为实现上述目的，本发明还提供一种改善显示面板低灰阶均匀性的方法，提供如前文所述的显示面板；向所述写入信号线输入低电平信号，所述写入信号线的写入信号被关闭，所述第二薄膜晶体管的源极电压下降，所述存储电容对所述第二薄膜晶体管的源极进行放电处理。
进一步地，当所述第二薄膜晶体管的源极进行放电处理时，所述电阻线会产生瞬时电流，所述电阻线的电阻值增大，所述电阻线的分压增大，所述存储电容的放电速度减慢，所述第一节点的电压减小幅度变小。
进一步地，当所述第一节点的电压减小幅度变小时，所述第一节点与所述第三节点之间的电压保持稳定，通过发光元件的电流保持稳定。
本发明的技术效果在于，提供一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法，通过增大开关薄膜晶体管的源极与驱动薄膜晶体管的栅极之间的电阻线的电阻值，可以有效降低馈通(feedthrough)效应的影响，改善显示面板的低灰阶的均匀性，提升显示面板的品质。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术3T1C像素电路的电路图。
图2为现有技术所述写入信号线WR的信号变化图。
图3为本实施例所述像素电路的电路图。
图4为本实施例图3中X的等效电路图。
图5为本实施例所述显示面板各个位置的选取结构示意图。
附图部件标识如下：
1电阻线；2发光元件；3监控信号线。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本实施例提供一种像素电路，为3T1C像素电路，其包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、电阻线1、寄生电容CgsT2、存储电容Cst以及发光元件2。
第一薄膜晶体管T1为驱动薄膜晶体管(Driving TFT)，第一薄膜晶体管T1的漏极接入电源电压，第一薄膜晶体管T1的源极为驱动信号输出端。具体地，第一晶体管T1的栅极连接第一节点Vg，第一晶体管T1的源极连接第二节点Vs，第一晶体管T1的漏极接入电源电压Vdd。
第二薄膜晶体管T2为开关晶体管(Switching TFT)，第二薄膜晶体管T2的漏极接入数据信号线，第二薄膜晶体管T2的栅极接入写入信号线WR。第二晶体管T2的栅极接入写入信号线WR，第二晶体管T2的源极连接第二节点A，所述第二晶体管T2的漏极接入数据信号线VData。
电阻线1连接于第一节点Vg和第二节点A之间。具体地，电阻线1第一薄膜晶体管T1的栅极和第二薄膜晶体管T的源极之间。本实施例中，电阻线1的电阻值的计算公式为R＝ρl/s，其中，R为电阻值，ρ电阻率，s为所述电阻线的横截面积。其中，电阻线1的电阻值为900～1200kΩ。
寄生电容CgsT2的第一端连接第一薄膜晶体管T1的栅极，寄生电容CgsT2的第二端连接第二节点A。
存储电容Cst的第一端连接第一节点Vg,存储电容Cst的第二端连接第三节点Vs。具体地，存储电容Cst的第一端连接电阻线1的第二端,存储电容Cst的第二端连接第一薄膜晶体管T1的源极。
发光元件2的阳极连接第三节点Vs，发光元件2的阴极连接电路公共接地端电压Vss。具体地，发光元件2的阳极连接存储电容Cst的第二端及第一薄膜晶体管T1的源极，发光元件2的阴极连接电路公共接地端电压Vss。
第三薄膜晶体管T3的栅极连接写入信号线WR，第三薄膜晶体管T3的源极连接第三节点Vs，第三薄膜晶体管T3的漏极连接监控信号线3。
第三薄膜晶体管T3的栅极接入写入信号线WR，第三薄膜晶体管T3的源极连接发光元件2的阳极，所述第三薄膜晶体管的漏极连接监控信号线。换句话来说，第三薄膜晶体管T3的栅极接入写入信号线WR，第三晶体管T3的源极连接第二节点Vs，第三晶体管T3的漏极连接监控信号线3。
本实施例中，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的任一种。
本实施例还提供一种显示面板，包括前文所述的像素电路，所述显示面板显示时的低灰阶均匀性与所述电阻线的电阻值成正比。
本实施例还提供一种改善显示面板低灰阶均匀性的方法，提供如前文所述的显示面板；向所述写入信号线输入低电平信号，所述写入信号线的写入信号被关闭，所述第二薄膜晶体管的源极电压下降，所述存储电容对所述第二薄膜晶体管的源极进行放电处理。当所述第二薄膜晶体管的源极进行放电处理时，所述电阻线会产生瞬时电流，所述电阻线的电阻值增大，所述电阻线的分压增大，所述存储电容的放电速度减慢，所述第一节点的电压减小幅度变小。当所述第一节点的电压减小幅度变小时，所述第一节点与所述第三节点之间的电压保持稳定，通过发光元件的电流保持稳定。
下面结合图3的3T1C的像素电路图，对改善显示面板低灰阶均匀性的方法进行详细地阐述。
如图4所示，当第二薄膜晶体管T2的源极进行放电处理时，电阻线1会产生瞬时电流，电阻线1的电阻值R增大，电阻线1的分压增大，存储电容Cst的放电速度减慢，第一节点Vg的电压减小幅度变小。当第一节点Vg的电压减小幅度变小时，第一节点Vg与第三节点之间的电压保持稳定，通过发光元件2的电流保持稳定。
如图5所示，图5为本实施例所述显示面板各个位置的选取结构示意图。其中，写入信号线WR的写入信号采取左右双向驱动的方式，故显示面板左右对称，1与3、4与6、7与9所处环境相同。
表1为申请人根据图5中所述显示面板的位置点获取各点电流与电阻R的关系。
Figure BDA0002388990490000071
表1
由表1可以看出，所述显示面板不同位置电流的均匀性与电阻R的关系。所述显示面板显示时的低灰阶均匀性与所述电阻线的电阻值成正比。随着电阻R逐渐增大，所述显示面板各点位置的均匀性得到了明显改善，尤其是低灰阶等级为32灰阶的均匀性更为明显。其中，所述显示面板的均匀性的计算公式为：均匀性＝[(Imax-Imin)/(Imax+Imin)]*100％，通过上表各灰阶等级对比，可以看出低灰阶级为32灰阶的均匀性更为明显，可以有效地提升显示面板的均匀性。
由此可见，电阻R的增大有利于改善显示面板均匀性。结合图4，在WR关闭时，馈通(feedthrough)效应引起第二薄膜晶体管(Switching TFT)的源极端电压下降，存储电容Cst对Switching TFT的源极端进行放电处理。在放电过程中，电阻线1会形成瞬时电流i，故电阻R会占据电压分压iR。故转移的电荷量为：
Figure BDA0002388990490000072
当电阻R增大时，iR增大，△(V1-V4)-iR减小，故△(V3-V4)即△(Vg-Vs)减小，Vg-Vs的电压更稳定。由于通过发光元件的电流Ioled与Vg-Vs的电压成正相关，通过OLED的电流更加稳定，即减弱了馈通(feedthrough)效应的影响，改善了面板均匀性。
因此，本实施例提供一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法，通过增大第二薄膜晶体管(Switching TFT)的源极与第一晶体管(Driving TFT)的栅极之间的电阻线的电阻值，可以有效降低馈通(feedthrough)效应的影响，提升面板的均匀性。根据所述电阻线的电阻值的计算公式为R＝ρl/s，其中，R为电阻值，ρ电阻率，s为横截面积。因此，当所述电阻线的长度和电阻率固定不变时，本领域的技术人员可以通过调节所述电阻线的电阻值，电阻值随着所述电阻线的厚度减小而增大。或者当所述电阻线的长度和厚度固定不变时，本领域的技术人员可以通过所述电阻线的电阻值，电阻值随着所述电阻线的电阻率增大而增大。或者当所述电阻线的长度固定不变时，本领域的技术人员可以既减小电阻线的厚度且增大所述电阻线的电阻率，从而增大所述电阻线的电阻值。
与现有技术相比，本实施例提供一种改善显示面板低灰阶均匀性的方法，无需优化TFT(薄膜晶体管)的结构和增加存储电容，尤其适用于高PPI的像素设计，实现方法简单，具有普适性。
以上对本申请实施例所提供的一种像素电路、显示面板及改善显示面板低灰阶均匀性的方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，包括：
第一薄膜晶体管，所述第一薄膜晶体管的栅极连接第一节点，所述第一薄膜晶体管的漏极接入电源电压，所述第一薄膜晶体管的源极为驱动信号输出端；
第二薄膜晶体管，所述第二薄膜晶体管的栅极连接写入信号线，所述第二薄膜晶体管的漏极连接数据信号线，所述第二薄膜晶体管的源极连接第二节点；以及
电阻线，连接于所述第一节点和所述第二节点之间。
2.根据权利要求1所述的像素电路，其特征在于，还包括：
寄生电容，所述寄生电容的第一端连接所述写入信号线，所述寄生电容的第二端连接所述第二节点；
存储电容，所述存储电容的第一端连接所述第一节点,所述存储电容的第二端连接第三节点；以及
发光元件，所述发光元件的阳极连接所述第三节点，所述发光元件的阴极连接电路公共接地端电压。
3.根据权利要求2所述的像素电路，其特征在于，还包括
第三薄膜晶体管，所述第三薄膜晶体管的栅极连接所述写入信号线，所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的漏极连接监控信号线。
4.根据权利要求1所述的像素电路，其特征在于，
所述电阻线的电阻值的计算公式为R＝ρl/s，其中，R为电阻值，ρ电阻率，s为所述电阻线的横截面积。
5.根据权利要求1所述的像素电路，其特征在于，
所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的任一种。
6.根据权利要求1所述的像素电路，其特征在于，
所述电阻线的电阻值为900～1200kΩ。
7.一种显示面板，包括如权利要求1-6任一项所述的像素电路，所述显示面板显示时的低灰阶均匀性与所述电阻线的电阻值成正比。
8.一种改善显示面板低灰阶均匀性的方法，其特征在于，
提供如权利要求7所述的显示面板；
向所述写入信号线输入低电平信号，所述写入信号线的写入信号被关闭，所述第二薄膜晶体管的源极电压下降，所述存储电容对所述第二薄膜晶体管的源极进行放电处理。
9.根据权利要求8所述的改善显示面板低灰阶均匀性的方法，其特征在于，
当所述第二薄膜晶体管的源极进行放电处理时，所述电阻线会产生瞬时电流，所述电阻线的电阻值增大，所述电阻线的分压增大，所述存储电容的放电速度减慢，所述第一节点的电压减小幅度变小。
10.根据权利要求8所述的改善显示面板低灰阶均匀性的方法，其特征在于，
当所述第一节点的电压减小幅度变小时，所述第一节点与所述第三节点之间的电压保持稳定，通过发光元件的电流保持稳定。
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