CN111162074A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成基底，基底包括PMOS区，基底包括衬底以及凸出于衬底的半导体柱，PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比；在PMOS区第一半导体柱的底部内形成PMOS漏区；形成PMOS漏区后，形成包围半导体柱的栅极结构，PMOS区的栅极结构覆盖第一半导体柱和第二半导体柱的交界处且露出第二半导体柱的顶部，被栅极结构覆盖的半导体柱作为沟道层；形成栅极结构后，在第二半导体柱的顶部内形成PMOS源区。本发明实施例有利于改善PMOS晶体管的稳定性问题，比如热载流子效应以及自发热效应等。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；在所述PMOS区第一半导体柱的底部内形成PMOS漏区；形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；PMOS漏区，位于所述PMOS区第一半导体柱的底部内；栅结构，包围所述半导体柱，所述栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；PMOS源区，位于所述第二半导体柱的顶部内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中所述PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比，后续在所述半导体柱内形成沟道层、在PMOS区第一半导体柱的底部内形成PMOS漏区以及在第二半导体柱的顶部内形成PMOS源区后，所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比大于靠近漏区的沟道层中Ge的摩尔体积百分比，在半导体领域中，PMOS漏区电压通常高于源区，因此靠近漏区的沟道层中电场更强，通过使所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区的沟道层载流子的迁移率，从而提升PMOS晶体管的电学性能；通过使所述PMOS区靠近漏区的沟道层中Ge的摩尔体积百分比较低，有利于使PMOS区靠近漏区的沟道层载流子的迁移率较低，从而有利于改善PMOS晶体管靠近漏区的沟道层的热载流子效应(Hot Carrier Effect，HCI)以及自发热效应(Self-Heating Effect，SHE)等稳定性问题，进而提升了半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
半导体器件仍有性能不佳的问题。现结合两种半导体结构分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底，包括PMOS区I，所述基底包括衬底10以及凸出于所述衬底10的半导体柱15，所述PMOS区I半导体柱15的材料为Si；漏区11，位于所述半导体柱15的底部内；栅极结构16，包围所述半导体柱15，所述栅极结构16覆盖半导体柱15且露出半导体柱15顶部，被所述栅极结构16覆盖的半导体柱15作为沟道层12；源区13，位于所述半导体柱15的顶部内。
所述PMOS区I半导体柱15的材料为Si，所述PMOS区I沟道层12的材料相应也为Si，因此所述PMOS晶体管沟道层12的载流子迁移率较低，相应地，所述PMOS晶体管发生热载流子效应以及自发热效应等稳定性问题的概率较低，但是PMOS晶体管沟道层12的载流子迁移率较低容易导致PMOS晶体管的性能不佳。
参考图2，示出了另一种半导体结构的结构示意图。
所述半导体结构与图1中的半导体结构相同之处在此不再赘述。所述半导体结构与图1中的半导体结构的不同之处在于：所述PMOS区I半导体柱25的材料为SiGe。
相应的，所述PMOS区I沟道层22的材料也为SiGe，SiGe材料能够为PMOS晶体管的沟道层22提供拉应力，因此PMOS晶体管沟道层22的载流子迁移率较高。在半导体领域中，PMOS漏区23的电压通常高于源区21，因此靠近漏区23的沟道层22中电场更强，PMOS晶体管靠近漏区23的沟道层22中载流子迁移率较高，容易导致PMOS晶体管靠近漏区23的沟道层22内发生热载流子效应以及自发热效应等稳定性问题，从而降低了半导体结构的电学性能。
为了解决所述技术问题，本发明实施例中所述PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比，后续在所述半导体柱内形成沟道层、在PMOS区第一半导体柱的底部内形成PMOS漏区以及在第二半导体柱的顶部内形成PMOS源区后，所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比大于靠近漏区的沟道层底部中Ge的摩尔体积百分比，在半导体领域中，PMOS漏区的电压通常高于源区，因此靠近漏区的沟道层中电场更强，通过使所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区的沟道层载流子的迁移率，从而提升PMOS晶体管的电学性能；通过使所述PMOS区靠近漏区的沟道层中Ge的摩尔体积百分比较低，有利于使PMOS区靠近漏区的沟道层载流子的迁移率较低，从而有利于改善PMOS晶体管靠近漏区的沟道层的热载流子效应以及自发热效应等稳定性问题，进而提升了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3至图5，形成基底，包括PMOS区I，所述基底包括衬底112(如图5所示)以及凸出于所述衬底112的半导体柱120(如图5所示)，所述PMOS区I的半导体柱120a包括第一半导体柱113(如图5所示)以及位于所述第一半导体柱113上的第二半导体柱114(如图5所示)，所述第二半导体柱114中Ge的摩尔体积百分比大于所述第一半导体柱113中Ge的摩尔体积百分比。
通过使所述第二半导体柱114中Ge的摩尔体积百分比大于所述第一半导体柱113中Ge的摩尔体积百分比，后续在所述半导体柱120内形成沟道层、在PMOS区I第一半导体柱113的底部内形成PMOS漏区以及在第二半导体柱114的顶部内形成PMOS源区后，PMOS区I靠近源区的沟道层中Ge的摩尔体积百分比大于靠近漏区的沟道层中Ge的摩尔体积百分比，在半导体领域中，PMOS漏区的电压通常高于源区，因此靠近漏区的沟道层中电场更强，通过使PMOS区I靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区的沟道层载流子的迁移率；通过使PMOS区I靠近漏区的沟道层中Ge的摩尔体积百分比较低，有利于使PMOS区I靠近漏区的沟道层载流子的迁移率较低，从而有利于改善PMOS晶体管靠近漏区的沟道层的热载流子效应以及自发热效应等稳定性问题。
所述PMOS区I的基底用于形成PMOS晶体管。
需要说明的是，本实施例中，所述基底还包括NMOS区II，所述NMOS区II的基底用于形成NMOS晶体管。
所述衬底112为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底112为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述半导体柱120用于形成漏区、源区和沟道层。
所述第一半导体柱113用于形成PMOS和NMOS的漏区以及沟道层。
本实施例中，所述第一半导体柱113与衬底112为通过对同一半导体材料层刻蚀所得到，第一半导体柱113和衬底112相应为一体结构，所述衬底112的材料相应也为Si。在其他实施例中，根据实际工艺需求，所述第一半导体柱和衬底的材料还可以不同，而且为进一步提高PMOS晶体管的载流子迁移率，所述第一半导体柱的材料可以为SiGe。
本实施例中，所述第一半导体柱113为单层结构。也就是说，所述第一半导体柱113仅包括单个半导体层，可以简化艺流程、降低工艺操作难度。
在其他实施例中，所述第一半导体柱还可以包括依次位于衬底上的多个半导体层，并且，在第一半导体柱中，自远离所述第二半导体柱至靠近第二半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加，因此，所述第一半导体柱中Ge的摩尔体积百分比自上而下依次降低，有利于进一步改善PMOS晶体管靠近漏区的沟道层的热载流子效应以及自发热效应等稳定性问题。
所述第二半导体柱114用于形成PMOS源区以及沟道层。
所述第二半导体柱114的材料为SiGe，SiGe材料能够为PMOS晶体管的沟道层提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率。
需要说明的是，本实施例中，所述第二半导体柱114包括依次位于第一半导体柱113上的多个半导体层(图未示)，并且，在所述第二半导体柱114中，自靠近所述第一半导体柱113至远离第一半导体柱113的方向，半导体层中Ge的摩尔体积百分比逐渐增加，因此，所述第二半导体柱114中Ge的摩尔体积百分比自上而下依次降低，有利于进一步提高PMOS晶体管靠近源区的沟道层载流子的迁移率、以及改善PMOS晶体管靠近漏区的沟道层热载流子效应和自发热效应等稳定性问题。在其他实施例中，所述第二半导体柱还可以仅包括单个半导体层，有利于简化工艺流程。
本实施例中，所述NMOS区I的半导体柱120b包括第一半导体柱113以及位于第一半导体柱113上的第三半导体柱115。
本实施例中，所述第三半导体柱115和第一半导体柱113的材料相同，所述第三半导体柱115的材料相应也为Si，因此所述NMOS区II的半导体柱120b的材料为Si，不仅有利于提高工艺兼容性，还有利于提高所述NMOS区II沟道层的载流子迁移率。
具体地，形成所述PMOS区I基底的步骤包括：
参考图3，提供第一半导体材料层100，在所述第一半导体材料层100上形成第二半导体材料层110，所述第二半导体材料层110中Ge的摩尔体积百分比大于所述第一半导体材料层100中Ge的摩尔体积百分比。
所述第一半导体材料层100用于后续形成衬底112和第一半导体柱113。
所述第二半导体材料层110用于后续形成第二半导体柱114。
本实施例中，在所述第一半导体材料层100上形成第二半导体材料层110的步骤包括：采用外延生长工艺，在所述第一半导体材料层100上依次生长多个半导体材料膜(图未示)，所述多个半导体材料膜作为所述第二半导体材料层110。
通过外延生长工艺得到的薄膜纯度高、缺陷少，而且有利于得到单晶薄膜，有利于提高所述第二半导体材料层110的形成质量。
本实施例中，所述第二半导体材料层110的材料为SiGe，因此，所述外延生长工艺采用的气体为SiH4、Si2H6、GeH4和Ge2H6气体。通过控制所述SiH4、Si2H6气体和所述GeH4、Ge2H6气体的比例，从而能够实现在所述外延生长过程中，不同半导体材料膜中Ge的摩尔体积百分比的变化。需要说明的是，结合参考图4，本实施例中，形成所述第二半导体材料层110后，所述形成方法还包括：去除所述NMOS区II上的第二半导体材料层110；在所述NMOS区II的第一半导体材料层100上形成第三半导体材料层111，所述第三半导体材料层111和第一半导体材料层100的材料相同。
所述NMOS区II的第一半导体材料层100和所述第三半导体材料层111用于形成NMOS区II的衬底112和半导体柱120b。
本实施例中，所述第一半导体材料层100的材料为Si，所述第三半导体材料层111的材料相应也为Si，后续形成所述NMOS区II的半导体柱120b后，有利于提高NMOS晶体管的载流子迁移率。
本实施例中，采用湿法刻蚀工艺，去除所述NMOS区II上的第二半导体材料层110。
湿法刻蚀工艺具有较高的刻蚀速率，而且湿法刻蚀工艺对SiGe材料和Si的刻蚀选择比较高，因此有利于将所述NMOS区II的第二半导体材料层110完全去除，而且能够降低在去除所述NMOS区II的第二半导体材料层110的过程中对所述第一半导体材料层100的损伤。
为提高所述第三半导体材料层111的薄膜质量以及得到单晶薄膜，本实例中，采用外延生长工艺，在所述第一半导体材料层100上形成第三半导体材料层111。
结合参考图5，形成所述第二半导体材料层110和第三半导体材料层111后，依次刻蚀所述第二半导体材料层110和所述第一半导体材料层100，在所述PMOS区I上形成衬底112以及凸出于所述衬底112的半导体柱120a。
本实施例中，所述基底还包括NMOS区II，因此，在刻蚀所述第二半导体材料层110和所述第一半导体材料层100的步骤中，还依次刻蚀所述NMOS区II的第三半导体材料层111和第一半导体材料层100，在所述NMOS区II上形成衬底112和凸出于所述衬底112的半导体柱120b，所述NMOS区II的半导体柱120b包括第一半导体柱113以及位于所述第一半导体柱113上的第三半导体柱115。
通过在同一步骤中形成PMOS区I和NMOS区II的衬底112以及凸出于所述衬底112的半导体柱120，有利于提高工艺兼容性和工艺制造效率。
本实施例中，采用干法刻蚀工艺，依次刻蚀所述PMOS区I的第二半导体材料层110和所述第一半导体材料层100、以及NMOS区II的第三半导体材料层111和第一半导体材料层100，形成衬底112和凸出于所述衬底112的半导体柱120。
干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述半导体柱120和衬底112的形貌满足工艺需求。在其他实施例中，根据实际工艺需求，还可以采用湿法刻蚀工艺，或者干法和湿法相结合的工艺刻蚀所述PMOS区的第二半导体材料层和第一半导体材料层、以及NMOS区的第三半导体材料层和第一半导体材料层。
需要说明的是，本实施例中，所述第二半导体柱114和所述第三半导体柱115上还形成有缓冲层121(如图5所示)以及位于所述缓冲层121上的硬掩膜层122(如图5所示)。
所述硬掩膜层122用于作为刻蚀所述第二半导体材料层110、第三半导体材料层111、以及第一半导体材料层111以形成所述衬底112和半导体柱120的刻蚀掩膜，所述硬掩膜层122还能够在后续工艺制程中保护所述半导体柱120顶部。本实施例中，所述硬掩膜层122的材料为氮化硅。
氮化硅材料在受热时应力较大，因此通过在所述硬掩膜层122和所述第二半导体柱114之间、以及所述硬掩膜层122和所述第三半导体柱115之间形成所述缓冲层121的方式，使所述缓冲层121起到应力缓冲的作用，从而提高所述硬掩膜层122和所述第二半导体柱114、硬掩膜层122和第三半导体柱115的粘附性。本实施例中，所述缓冲层121的材料为氧化硅。
参考图6，在所述PMOS区I第一半导体柱113的底部内形成PMOS漏区125a。
本实施例中，所述第二半导体柱114中Ge的摩尔体积百分比大于第一半导体柱113中Ge的摩尔体积百分比，因此，后续在所述PMOS区I的半导体柱120a内形成沟道层后，所述PMOS区I靠近漏区125a的沟道层中Ge的摩尔体积百分比较小，在半导体领域中，PMOS漏区的电压较高，电场较强，因此有利于降低PMOS晶体管靠近漏区125a的沟道层的载流子迁移率，从而能够降低PMOS晶体管在漏区125a发生热载流子效应、自发热效应等稳定性问题的概率。
具体地，采用离子注入工艺，在所述PMOS区I第一半导体柱113的底部内形成PMOS区漏区125a。
本实施例中，所述基底还包括NMOS区II，因此，在所述PMOS区I第一半导体柱113的底部内形成PMOS漏区125a的步骤包括：在所述NMOS区II的基底上形成保护层(图未示)，仅露出PMOS区I的基底；对所述PMOS区I的第一半导体柱113底部进行第一离子掺杂处理，形成PMOS区漏区125a；形成PMOS区I漏区125a之后，去除所述NMOS区II基底上的保护层。
本实施例中，形成所述PMOS漏区125a之后，所述形成方法还包括：在所述NMOS区II第一半导体柱113的底部内形成NMOS漏区125b。
具体地，形成所述NMOS漏区125b的步骤包括：在所述PMOS区I的基底上形成保护层，仅露出所述NMOS区II的基底；对所述NMOS区II的第一半导体柱113底部进行第二离子掺杂处理，形成NMOS漏区125b；形成所述NMOS漏区125b之后，去除所述PMOS区I基底上的保护层。在其他实施例中，也可以在形成NMOS漏区之后，形成PMOS漏区。
所述第一离子掺杂处理用于形成PMOS漏区125a，因此第一离子掺杂处理的掺杂离子为P型离子，其中，所述P型离子为B离子、Ga离子或In离子；所述第二离子掺杂处理用于形成NMOS漏区125b，因此第二离子掺杂处理的掺杂离子为N型离子，其中，所述N型离子为P离子、As离子或Sb离子。
需要说明的是，在所述PMOS区I第一半导体柱113的底部内形成PMOS漏区125a、以及在所述NMOS区II第一半导体柱113的底部内形成NMOS漏区125b的过程中，所述衬底112也暴露在工艺环境中，因此所述离子也会掺杂到部分所述衬底112内从而使所述PMOS漏区125a、以及NMOS漏区125b还形成于部分所述衬底112内。而且，通过使所述PMOS漏区125a、以及NMOS漏区125b还形成于部分所述衬底112内，还有利于降低后续形成与所述PMOS漏区125a、以及NMOS漏区125b电连接的漏区接触孔插塞的工艺难度，提高工艺兼容性。
还需要说明的是，参考图7，本实施例中，形成所述PMOS漏区125a后，所述形成方法还包括：在所述半导体柱120露出的衬底112上形成第一隔离层130，所述第一隔离层130包围部分所述PMOS漏区125a。
所述第一隔离层130用于对相邻器件起到隔离作用，后续形成包围所述半导体柱120的栅极结构后，所述第一隔离层130还用于隔离所述衬底112和所述栅极结构。
本实施例中，所述第一隔离层130的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述第一隔离层130的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述第一隔离层130用于隔离相邻器件、以及隔离所述衬底112和栅极结构的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述基底还包括NMOS区II，因此，形成第一隔离层130的步骤中，所述第一隔离层130还包围部分所述NMOS漏区125b。
具体地，形成所述第一隔离层130的步骤包括：在所述半导体柱120露出的衬底112上形成第一隔离膜(图未示)，所述第一隔离膜包围所述半导体柱120；回刻蚀所述第一隔离膜，剩余第一隔离膜作为所述第一隔离层130。
本实施例中，所述第一隔离层130包围部分所述PMOS漏区125a，露出部分所述第一半导体柱113，从而使后续所述PMOS区I的栅极结构能够覆盖所述第一半导体柱113和第二半导体柱114的交界处，使所述PMOS区I的沟道层能够跨越所述第二半导体柱114和第一半导体柱113从而所述PMOS区I靠近所述漏区125a的沟道层中Ge的摩尔体积百分比较低。
参考图8，形成所述PMOS漏区125a后，形成包围所述半导体柱120的栅极结构140，所述PMOS区I的栅极结构140覆盖所述第一半导体柱113和第二半导体柱114的交界处且露出所述第二半导体柱114的顶部，被所述栅极结构140覆盖的所述半导体柱120作为沟道层(图未示)。具体地，所述栅极结构140形成在所述第一隔离层130上。
本实施例中，所述栅极结构140为全包围栅结构且覆盖第一半导体柱113和第二半导体柱114的交界处，因此PMOS区I的沟道层能够跨越第二半导体柱114和第一半导体柱113，PMOS区I靠近所述漏区125a的沟道层中Ge的摩尔体积百分比较低，从而有利于改善PMOS晶体管漏区125a附近的热载流子效应、自发热效应等稳定性问题；后续在第二半导体柱114顶部内形成PMOS源区后，PMOS区I靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管的载流子迁移率。
需要说明的是，本实施例中，NMOS区II的栅极结构140还覆盖第一半导体柱113和第三半导体柱115的交界处且露出第三半导体柱115的顶部。
所述栅极结构140露出第二半导体柱114和第三半导体柱115顶部，从而后续能够在所述第二半导体柱114的顶部内形成PMOS源区、以及在所述第三半导体柱115的顶部内形成NMOS源区。
本实施例中，所述栅极结构140为金属栅结构，所述栅极结构140包括包围半导体柱120的栅氧化层131、包围栅氧化层131的栅介质层132以及包围栅介质层132的栅电极层133。
本实施例中，栅氧化层131覆盖第一隔离层130露出的半导体柱120表面。
本实施例中，所述栅氧化层131的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述栅介质层132的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层132的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，本实施例中，所述栅介质层132还位于所述第一隔离层130和栅极结构140之间，是由于栅介质层132与第一隔离层130均为绝缘材料，不会影响晶体管的性能，而且有利于简化工艺流程。在其他实施例中，还可以去除位于所述第一隔离层和所述栅极结构之间的栅介质层。
所述栅电极层133的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层133的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及包围所述栅氧化层的栅极层。
需要说明的是，本实施例中，所述半导体柱120的顶部还形成有硬掩膜层122(如图7所示)和缓冲层121(如图7所示)，因此，在形成所述第一隔离层130之后，形成所述栅极结构140之前，所述形成方法还包括：去除所述硬掩膜层122和缓冲层121，露出所述半导体柱120表面。
继续参考图8，形成所述栅极结构140后，在所述第二半导体柱114的顶部内形成PMOS源区145a。
本实施例中，所述PMOS区I靠近所述源区145a的沟道层中Ge的摩尔体积百分比大于靠近所述漏区125a的沟道层中Ge的摩尔体积百分比，因此，所述PMOS区I靠近所述源区145a的沟道层的载流子迁移率较高，从而提升了PMOS晶体管的电学性能。
具体地，采用离子注入工艺，在所述第二半导体柱114的顶部内形成PMOS源区145a。
本实施例中，所述基底还包括NMOS区II，因此在第二半导体柱114顶部内形成PMOS源区145a的步骤包括：形成覆盖NMOS区II栅极结构140和第三半导体柱115顶部的保护层(图未示)，仅露出PMOS区I第二半导体柱114顶部；对PMOS区I第二半导体柱114顶部进行第三离子掺杂处理，形成PMOS源区145a；形成PMOS区源区145a后，去除NMOS区II的保护层。
需要说明的是，本实施例中，在形成PMOS源区145a之后，所述形成方法还包括：在所述第三半导体柱115的顶部内形成NMOS源区145b。
具体地，形成NMOS源区145b的步骤包括：形成覆盖所述PMOS区I栅极结构140和第二半导体柱114顶部的保护层(图未示)，仅露出所述NMOS区II的第三半导体柱115顶部；对所述NMOS区II的第三半导体柱115顶部进行第四离子掺杂处理，形成NMOS源区145b；形成NMOS源区145b之后，去除PMOS区I的保护层。在其他实施例中，也可以在形成NMOS区的源区之后，形成PMOS区的源区。
所述第三离子掺杂处理与第一离子掺杂处理的掺杂离子相同，因此，所述第三离子掺杂处理的掺杂离子也为P型离子，其中，所述P型离子为B离子、Ga离子或In离子；所述第四离子掺杂处理与第二离子掺杂处理的掺杂离子相同，因此，所述第四离子掺杂处理的掺杂离子为N型离子，其中，所述N型离子为P离子、As离子或Sb离子。
结合参考图9，需要说明的是，形成所述PMOS源区145a后，所述形成方法还包括：形成包围所述PMOS源区145a的第二隔离层150，所述第二隔离层150位于所述栅极结构140上且覆盖所述半导体柱120顶部。
所述第二隔离层150用于为后续形成接触孔以及与所述PMOS源区145a电连接的接触孔插塞提供工艺平台，所述第二隔离层150还用于隔离相邻器件。
本实施例中，所述基底还包括NMOS区II，因此，形成所述第二隔离层150的步骤中，所述第二隔离层150还包围所述NMOS源区145b。
本实施例中，为提高工艺兼容性，所述第二隔离层150和所述第一隔离层130的材料相同，所述第二隔离层150的材料相应为氧化硅。在其他实施例中，所述第二隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
需要说明的是，结合参考图8，所述栅氧化层131覆盖所述第一隔离层130露出的半导体柱120表面，因此，在对所述第二半导体柱114的顶部进行第三离子掺杂处理以形成PMOS区源区145a、对第三半导体柱115的顶部进行第四离子掺杂处理以形成NMOS源区145b的过程中，所述离子也会掺杂到栅极结构140露出的栅氧化层131内。为降低对半导体结构电学性能的影响，而且，为后续形成与PMOS源区145a电连接的接触孔插塞，本实施例中，在形成所述源PMOS源区145a后，形成所述第二隔离层150之前，所述形成方法还包括：去除所述栅电极层133露出的栅氧化层131。
本实施例中，采用干法刻蚀工艺，去除所述栅电极层133露出的栅氧化层131。
采用干法刻蚀工艺时可以调节偏置电压以调整横向刻蚀的量，从而能够在去除所述半导体柱120顶部的栅氧化层131的同时，也能去除所述栅电极层133露出的半导体柱120侧壁上的栅氧化层131。
继续参考图9，形成所述第二隔离层150后，刻蚀所述PMOS源区145a顶部的第二隔离层150，在所述第二隔离层150内形成接触孔(图未示)，所述接触孔露出所述PMOS源区145a顶部；在所述接触孔内形成接触孔插塞160。
所述接触孔用于为形成所述接触孔插塞160提供空间位置。
本实施例中，所述基底还包括NMOS区II，因此，刻蚀所述PMOS源区145a顶部的第二隔离层150的步骤中，还刻蚀NMOS源区145b顶部的第二隔离层150，也就是说，所述接触孔还位于NMOS区II的第二隔离层150内。
所述接触孔插塞160用于与PMOS源区145a电连接。本实施例中，所述接触孔插塞160还形成在NMOS区II的接触孔内，所述接触孔插塞160还与所述NMOS源区145b电连接。
本实施例中，所述接触孔插塞160的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
需要说明的是，形成所述接触孔后，在所述接触孔内形成接触孔插塞160之前，所述形成方法还包括：在所述接触孔露出的PMOS源区145a和NMOS源区145b表面形成硅化物层155。
所述硅化物层155位于所述接触孔露出的PMOS源区145a和NMOS源区145b表面，在形成与PMOS源区145a和NMOS源区145b电连接的接触孔插塞160时，有利于减小PMOS源区145a与接触孔插塞160、以及所述NMOS源区145b与接触孔插塞160的接触电阻。
本实施例中，所述硅化物层155的材料可以为TiSi、NiSi或CoSi等。
相应的，本发明还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，包括PMOS区I，所述基底包括衬底112以及凸出于所述衬底112的半导体柱120，所述PMOS区I的半导体柱120a包括第一半导体柱113以及位于所述第一半导体柱113上的第二半导体柱114，所述第二半导体柱114中Ge的摩尔体积百分比大于所述第一半导体柱113中Ge的摩尔体积百分比；PMOS漏区125a，位于所述PMOS区I第一半导体柱113的底部内；栅极结构140，包围所述半导体柱120，所述栅极结构140覆盖所述第一半导体柱113和第二半导体柱114的交界处且露出所述第二半导体柱114的顶部，被所述栅极结构140覆盖的所述半导体柱120作为沟道层(图未示)；PMOS源区145a，位于所述第二半导体柱114的顶部内。
在半导体领域中，PMOS漏区145a的电压通常高于源区125a，漏区145a附近的电场更强，通过使所述第二半导体柱114中Ge的摩尔体积百分比大于所述第一半导体柱113中Ge的摩尔体积百分比，使所述PMOS区I靠近源区145a的沟道层中Ge的摩尔体积百分比大于靠近漏区125a的沟道层中Ge的摩尔体积百分比，所述PMOS区I靠近源区145a的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区145a的沟道层载流子的迁移率，从而提升PMOS晶体管的电学性能；所述PMOS区I靠近漏区125a的沟道层中Ge的摩尔体积百分比较低，有利于使PMOS区I靠近漏区125a的沟道层载流子的迁移率较低，从而有利于改善PMOS晶体管漏区125a附近的热载流子效应以及自发热效应等稳定性问题，进而提升了半导体结构的电学性能。
所述PMOS区I的基底用于形成PMOS晶体管。需要说明的是，本实施例中，所述基底还包括NMOS区II，NMOS区II的基底用于形成NMOS晶体管。
本实施例中，所述NMOS区II的半导体柱120b包括第一半导体柱113以及位于所述第一半导体柱113上的第三半导体柱115。
所述半导体结构还包括：NMOS漏区125b，位于所述NMOS区II第一半导体柱113的底部内；NMOS源区145b，位于所述第三半导体柱115的顶部内。
所述衬底112为半导体结构的形成提供工艺平台。
本实施例中，所述衬底112为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述PMOS区I半导体柱120a用于形成所述PMOS漏区125a、源区145a和沟道层。
本实施例中，所述PMOS区I的半导体柱120a包括第一半导体柱113以及位于所述第一半导体柱113上的第二半导体柱114，所述第二半导体柱114中Ge的摩尔体积百分比大于所述第一半导体柱113中Ge的摩尔体积百分比。
所述PMOS区I的第一半导体柱113用于形成PMOS漏区125a和沟道层，所述NMOS区II的第一半导体柱113用于形成NMOS漏区125b和沟道层。
本实施例中，所述第一半导体柱113与衬底112通过对同一半导体材料层刻蚀所得到，所述第一半导体柱113和衬底112相应为一体结构，所述衬底112的材料相应也为Si，在其他实施例中，根据实际工艺需求，所述第一半导体柱和衬底的材料还可以不同，而且为进一步提高PMOS晶体管的载流子迁移率，所述第一半导体柱的材料可以为SiGe。
本实施例中，所述第一半导体柱113为单层结构，即所述第一半导体柱113仅包括单个半导体层(图未示)，可以简化艺流程、降低工艺操作难度。在其他实施例中，所述第一半导体柱还可以包括依次位于所述衬底上的多个半导体层，并且，在所述第一半导体柱中，自远离所述第二半导体柱至靠近所述第二半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加，因此，所述第一半导体柱中Ge的摩尔体积百分比自上而下依次降低，有利于进一步改善PMOS晶体管靠近漏区的沟道层的热载流子效应以及自发热效应等稳定性问题。
所述第二半导体柱114用于形成PMOS源区145a以及沟道层。
所述第二半导体柱114的材料为SiGe，SiGe材料能够为PMOS晶体管的沟道层提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率。
需要说明的是，本实施例中，所述第二半导体柱114包括依次位于所述第一半导体柱113上的多个半导体层，并且，在所述第二半导体柱114中，自靠近所述第一半导体柱113至远离所述第一半导体柱113的方向，半导体层中Ge的摩尔体积百分比逐渐增加，因此，所述第二半导体柱114中Ge的摩尔体积百分比自上而下依次降低，有利于进一步提高PMOS晶体管靠近源区145a的沟道层载流子的迁移率、以及改善PMOS晶体管靠近漏区125a的沟道层热载流子效应和自发热效应等稳定性问题。在其他实施例中，所述第二半导体柱还可以仅包括单个半导体层，有利于简化工艺流程。
本实施例中，所述第三半导体柱115和第一半导体柱113的材料相同，第三半导体柱115的材料相应也为Si，因此NMOS区II的半导体柱120b的材料为Si，有利于提高工艺兼容性、以及NMOS晶体管沟道层的载流子迁移率。
所述PMOS漏区125a中掺杂有P型离子，其中，所述P型离子为B离子、Ga离子或In离子；所述NMOS漏区125b中掺杂有N型离子，其中，所述N型离子为P离子、As离子或Sb离子。
需要说明的是，所述PMOS漏区125a、以及NMOS漏区125b通过对所述第一半导体柱113的底部进行离子掺杂形成，在所述离子掺杂的过程中，所述衬底112也暴露在工艺环境中，因此所述离子也会掺杂到部分所述衬底112内从而使所述PMOS漏区125a、以及NMOS漏区125b还位于部分所述衬底112内。而且，通过使所述PMOS漏区125a、以及NMOS漏区125b还位于部分所述衬底112内，有利于降低后续形成与所述PMOS漏区125a、以及NMOS漏区125b电连接的漏区接触孔插塞的工艺难度，提高工艺兼容性。
还需要说明的是，本实施例中，所述半导体结构还包括：第一隔离层130，位于所述衬底112和所述栅极结构140之间且包围部分所述PMOS漏区125a。
所述第一隔离层130用于对相邻器件起到隔离作用，所述第一隔离层130还用于隔离所述衬底112和所述栅极结构140。
本实施例中，所述第一隔离层130的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低第一隔离层130的形成难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高第一隔离层130用于隔离相邻器件、隔离衬底112和栅极结构140的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述基底还包括NMOS区II，因此，所述第一隔离层130相应还包围部分所述NMOS漏区125b。
本实施例中，所述第一隔离层130包围部分所述PMOS漏区125a，露出部分所述第一半导体柱113，从而使所述PMOS区I的栅极结构能够覆盖所述第一半导体柱113和第二半导体柱114的交界处，因此所述PMOS区I的沟道层能够跨越所述第二半导体柱114和第一半导体柱113以使所述PMOS区I靠近所述漏区125a的沟道层中Ge的摩尔体积百分比较低。
本实施例中，所述栅极结构140为全包围栅结构，且覆盖第一半导体柱113和第二半导体柱114的交界处，因此所述PMOS区I的沟道层能够跨越第二半导体柱114和第一半导体柱113，所述PMOS区I靠近漏区125a的沟道层中Ge的摩尔体积百分比较低，从而有利于改善PMOS晶体管漏区125a附近的热载流子效应、自发热效应等稳定性问题；所述PMOS区I靠近源区145a的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管的载流子迁移率。
需要说明的是，本实施例中，NMOS区II的栅极结构140还覆盖所述第一半导体柱113和第三半导体柱115的交界处且露出第三半导体柱115的顶部。
所述栅极结构140露出所述第二半导体柱114和所述第三半导体柱115顶部，从而使所述PMOS源区145a能够形成在所述第二半导体柱114的顶部内、使所述NMOS源区145b能够形成在所述第三半导体柱115的顶部内。
本实施例中，所述栅极结构140为金属栅结构，所述栅极结构140包括包围所述半导体柱120的栅氧化层131、包围所述栅氧化层131的栅介质层132以及包围所述栅介质层132的栅电极层133。
本实施例中，所述栅氧化层131的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述栅介质层132的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层132的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅介质层132还位于所述第一隔离层130和所述栅极结构140之间，是由于栅介质层132与第一隔离层130均为绝缘材料，不会影响晶体管的性能，而且有利于简化工艺流程。在其他实施例中，所述栅介质层还可以仅位于所述栅氧化层和栅电极层之间。
所述栅电极层133的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层133的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及包围所述栅氧化层的栅极层。
本实施例中，所述PMOS源区145a位于所述第二半导体柱114顶部内，所述NMOS源区145b位于所述第三半导体柱115顶部内。
所述PMOS源区145a中和漏区125a中的掺杂离子相同，所述PMOS源区145b中和漏区125b的掺杂离子相同，所述PMOS源区145a和所述NMOS源区145b中的掺杂离子具体可参考前述对PMOS漏区125a和NMOS漏区125b的掺杂离子的描述，在此不再赘述。
还需要说明的是，所述半导体结构还包括：第二隔离层150，包围所述PMOS源区145a，所述第二隔离层150位于栅极结构140上且第二隔离层150顶部高于半导体柱120顶部；接触孔插塞160，位于所述第二隔离层150内且与PMOS源区145a电连接。
所述第二隔离层150用于为接触孔插塞160的形成提供工艺平台，且所述第二隔离层150还用于隔离相邻器件。
本实施例中，所述基底还包括NMOS区II，因此，所述第二隔离层150还包围所述NMOS源区145b。
本实施例中，为提高工艺兼容性，所述第二隔离层150和所述第一隔离层130的材料相同，所述第二隔离层150的材料相应为氧化硅。在其他实施例中，所述第二隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
所述接触孔插塞160与PMOS源区145a电连接。相应地，所述接触孔插塞160还位于所述NMOS区II的第二隔离层150内，且所述接触孔插塞160还与所述NMOS源区145b电连接。
本实施例中，所述接触孔插塞160的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
此外，本实施例中，所述半导体结构还包括：硅化物层155，位于PMOS源区145a和接触孔插塞160、以及NMOS源区145b和接触孔插塞160之间。
所述硅化物层155用于减小所述PMOS源区145a与所述接触孔插塞160、、以及所述NMOS源区145b与所述接触孔插塞160的接触电阻。
本实施例中，所述硅化物层155的材料可以为TiSi、NiSi或CoSi等。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；
在所述PMOS区第一半导体柱的底部内形成PMOS漏区；
形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；
形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体柱包括依次位于所述第一半导体柱上的多个半导体层，并且，在所述第二半导体柱中，自靠近所述第一半导体柱至远离所述第一半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一半导体柱包括依次位于所述衬底上的多个半导体层，并且，在所述第一半导体柱中，自远离所述第二半导体柱至靠近所述第二半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体柱的材料为Si或SiGe。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体柱的材料为SiGe。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述PMOS区基底的步骤包括：提供第一半导体材料层，在所述第一半导体材料层上形成第二半导体材料层，所述第二半导体材料层中Ge的摩尔体积百分比大于所述第一半导体材料层中Ge的摩尔体积百分比；
依次刻蚀所述第二半导体材料层和所述第一半导体材料层，在所述PMOS区上形成衬底以及凸出于所述衬底的半导体柱。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，依次刻蚀所述第二半导体材料层和所述第一半导体材料层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第一半导体材料层上形成所述第二半导体材料层的工艺为外延生长工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二半导体材料层的材料为SiGe，所述外延生长工艺采用的气体为SiH4、Si2H6、GeH4、和Ge2H6气体。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，所述基底还包括NMOS区；
形成所述NMOS区基底的步骤包括：形成所述第二半导体材料层后，去除所述NMOS区上的第二半导体材料层；在所述NMOS区的第一半导体材料层上形成第三半导体材料层，所述第三半导体材料层和第一半导体材料层的材料相同；
在刻蚀所述PMOS区的第二半导体材料层和第一半导体材料层的过程中，依次刻蚀所述NMOS区的第三半导体材料层和第一半导体材料层，在所述NMOS区上形成所述衬底以及凸出于所述衬底的半导体柱，所述NMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第三半导体柱；
在所述NMOS区第一半导体柱的底部内形成NMOS漏区；
形成所述栅极结构的步骤中，所述栅极结构还覆盖所述第一半导体柱和第三半导体柱的交界处且露出所述第三半导体柱的顶部；
形成所述栅极结构之后，所述形成方法还包括：在所述第三半导体柱的顶部内形成NMOS源区。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述PMOS漏区后，形成所述栅极结构之前，所述形成方法还包括：在所述半导体柱露出的衬底上形成第一隔离层，所述第一隔离层包围部分所述PMOS漏区；
形成包围所述半导体柱的栅极结构的步骤中，所述栅极结构形成在所述第一隔离层上。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法在形成所述PMOS源区后，还包括：形成包围所述PMOS源区的第二隔离层，所述第二隔离层位于所述栅极结构上且覆盖所述半导体柱顶部；
刻蚀所述PMOS源区顶部的第二隔离层，在所述第二隔离层内形成接触孔，所述接触孔露出所述PMOS源区顶部；
在所述接触孔内形成接触孔插塞。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；
PMOS漏区，位于所述PMOS区第一半导体柱的底部内；
栅极结构，包围所述半导体柱，所述栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；
PMOS源区，位于所述第二半导体柱的顶部内。
14.如权利要求13所述的半导体结构，其特征在于，所述第二半导体柱包括依次位于所述第一半导体柱上的多个半导体层，并且，在所述第二半导体柱中，自靠近所述第一半导体柱至远离所述第一半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。
15.如权利要求13或14所述的半导体结构，其特征在于，所述第一半导体柱包括依次位于所述衬底上的多个半导体层，并且，在所述第一半导体柱中，自远离所述第二半导体柱至靠近所述第二半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。
16.如权利要求13所述的半导体结构，其特征在于，所述第一半导体柱的材料为Si或SiGe。
17.如权利要求13所述的半导体结构，其特征在于，所述第二半导体柱的材料为SiGe。
18.如权利要求13所述的半导体结构，其特征在于，所述基底还包括NMOS区；
所述NMOS区的半导体柱包括第一半导体柱和位于第一半导体柱上的第三半导体柱，且所述第三半导体柱和第一半导体柱的材料相同；
所述栅极结构还覆盖所述第一半导体柱和第三半导体柱的交界处且露出所述第三半导体柱的顶部；
所述半导体结构还包括：NMOS漏区，位于所述NMOS区第一半导体柱的底部内；NMOS源区，位于所述第三半导体柱的顶部内。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：第一隔离层，位于所述衬底和所述栅极结构之间且包围部分所述PMOS漏区。
20.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：第二隔离层，包围所述PMOS源区，所述第二隔离层位于所述栅极结构上且所述第二隔离层顶部高于所述半导体柱顶部；
接触孔插塞，位于所述第二隔离层内且与所述PMOS源区电连接。
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