CN111149214B - 碳化硅半导体装置 - Google Patents

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Abstract

以将栅极电极(8)的一部分热氧化而形成的热氧化膜(10a)作为第1层间绝缘膜而进行栅极电极(8)与源极电极(12)的绝缘。通过将栅极电极(8)的一部分热氧化而构成的热氧化膜不成为从SiC表面过于突出的形状，因此不易产生由伴随温度变化等的应力引起的裂纹。因此，能够确保栅极－源极间的绝缘分离。另外，第2层间绝缘膜(11)通过回蚀而从源极区域(4)及基体区域(3)的接触区域之上被去除。因此，在隔着栅极电极(8)的两侧，能够可靠地进行源极电极(12)的接触。

Description

碳化硅半导体装置
对关联申请的相互参照
本申请基于2017年9月27日申请的日本专利申请第2017－186917号，在此通过参考而引入其记载内容。
技术领域
本发明涉及具有由碳化硅(以下称为SiC)构成的沟槽栅型MOS构造的半导体元件的SiC半导体装置及其制造方法。
背景技术
以往，作为功率器件，开发了使用SiC的MOSFET。在MOSFET中，为了将栅极电极与源极电极之间绝缘分离，形成了层间绝缘膜(参照日本特开2011－101036号公报)。例如，在形成栅极电极之后，以覆盖栅极电极的方式使PSG(Phosphorous Silicate Glass：磷硅玻璃)或BPSG(Boro-phospho silicate glass：硼磷硅玻璃)作为层间绝缘膜而成膜。接下来，通过光刻，对层间绝缘膜形成源极接触用的接触孔。然后，在通过退火处理使层间绝缘膜具有圆度之后，在层间绝缘膜之上成膜出电极材料，进而对其进行图案化从而形成源极电极。这样，构成了栅极电极与源极电极之间被层间绝缘膜绝缘分离的构造。
发明内容
然而，会产生如下课题：由于对层间绝缘膜形成接触孔时的掩模偏移，无法确保栅极电极与源极电极之间的绝缘分离，产生栅极－源极间泄漏(leak)。另外，有时也会产生如下课题：即使隔着栅极电极在一侧能够进行源极电极的接触，在另一侧也无法进行源极电极的接触。并且，这些课题随着元件的微细化进展而越容易产生，成为超过步进曝光装置(stepper)的对准允许限度的精度要求，所以SiC半导体装置的量产会变得困难。
另外，层间绝缘膜成为相对于SiC表面突出的形状，因此由于伴随温度变化等的应力而在层间绝缘膜产生裂纹，成为产生栅极－源极间泄漏的一个原因。
本公开的目的在于，提供能够确保栅极－源极间的绝缘分离、并且能够可靠地进行源极电极的接触的构造的SiC半导体装置及其制造方法。
在本公开的一个观点的SiC半导体装置中，包括：由SiC构成的第1导电型或第2导电型的基板；漂移层，形成于基板之上，由比基板低杂质浓度的第1导电型的SiC构成；基体区域，形成于漂移层之上，由第2导电型的SiC构成；源极区域，形成于基体区域之上，由与漂移层相比第1导电型杂质浓度高的第1导电型的SiC构成；沟槽栅构造，在从源极区域的表面起形成得比基体区域深的栅极沟槽内，具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜和配置于该栅极绝缘膜之上并且被掺杂了杂质的栅极电极；层间绝缘膜，覆盖栅极电极及栅极绝缘膜，并且配置于栅极沟槽内，由包含对栅极电极掺杂的杂质的热氧化膜构成；源极电极，形成于层间绝缘膜和源极区域及基体区域的表面上，与源极区域及基体区域电连接；以及漏极电极，形成于基板的背面侧。
这样，通过将栅极电极的一部分热氧化而构成的热氧化膜，进行栅极电极与源极电极的绝缘。另外，将栅极电极的一部分热氧化而构成的热氧化膜不成为从SiC表面过于突出的形状，因此不易发生由伴随温度变化等的应力引起的裂纹。因此，能够确保栅极－源极间的绝缘分离。进而，通过将栅极电极的一部分热氧化而成的热氧化膜能够将栅极－源极间绝缘，因此在作为半导体元件发挥功能的部分，以在源极区域及基体区域的表面上不形成层间绝缘膜的方式进行回蚀即可。因此，能够在隔着栅极电极的两侧可靠地进行源极电极的接触。
另外，对各构成要素等附加的带括弧的参照标记表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的半导体装置的剖视图。
图2是图1所示的半导体装置的立体剖视图。
图3A是表示图1所示的半导体装置的制造工序的剖视图。
图3B是表示接续于图3A的半导体装置的制造工序的剖视图。
图3C是表示接续于图3B的半导体装置的制造工序的剖视图。
图3D是表示接续于图3C的半导体装置的制造工序的剖视图。
图3E是表示接续于图3D的半导体装置的制造工序的剖视图。
图3F是表示接续于图3E的半导体装置的制造工序的剖视图。
图3G是表示接续于图3F的半导体装置的制造工序的剖视图。
图3H是表示接续于图3G的半导体装置的制造工序的剖视图。
图3I是表示接续于图3H的半导体装置的制造工序的剖视图。
具体实施方式
以下，基于附图对本公开的实施方式进行说明。另外，在以下的各实施方式中，对彼此相同或等同的部分附以同一标记进行说明。
(第1实施方式)
对第1实施方式进行说明。本实施方式的半导体装置如图1及图2所示，是作为MOS构造的半导体元件而形成有纵型MOSFET的半导体装置。纵型MOSFET形成于半导体装置中的单元区域，以包围该单元区域的方式形成外周耐压构造，从而构成半导体装置，但在此仅图示了纵型MOSFET及纵型MOSFET中的栅极引出部。另外，在以下的说明中，将纵型MOSFET中的、图1的左右方向及图2的X方向作为宽度方向，将图1的纸面垂直方向及图2的Y方向作为进深方向，将图1的上下方向及图2的Z方向作为厚度方向或者深度方向进行说明。
在半导体装置中，由SiC构成的n+型基板1作为半导体基板而使用。在本实施方式的情况下，进深方向与偏离(off)方向一致。作为n+型基板1，使用表面被设为(0001)Si面并且具有规定的偏离(off)角的偏离(off)基板，例如偏离方向被设为＜11－20＞。n+型基板1的n型杂质浓度被设为例如1.0×1019/cm3。
在n+型基板1的主表面上，依次外延生长出由SiC构成的n－型漂移层2、p型基体(base)区域3及n+型源极区域4。
关于n－型漂移层2，例如n型杂质浓度被设为0.5～2.0×1016/cm3，厚度被设为5～14μm。另外，在n－型漂移层2中的与n+型基板1的边界位置，可以根据需要而形成使n－型漂移层2局部高浓度而得到的缓冲层2a。
p型基体区域3构成为，在形成沟道区域的部分，p型杂质浓度为例如2.0×1017/cm3左右，厚度为0.5～2μm。另外，在本实施方式的情况下，p型基体区域3中的表层部被做成提高了p型杂质浓度而得到的接触区域。
n+型源极区域4构成为，与n－型漂移层2相比为高杂质浓度，表层部的n型杂质浓度为例如2.5×1018～1.0×1019/cm3，厚度为0.5～2μm左右。
另外，在n－型漂移层2的表层部、即p型基体区域3的下方，形成有p型深层5。p型深层5相比于p型基体区域3提高了p型杂质浓度，等间隔地配置有多条，彼此无交点地分离配置，从而上表面布局被做成条状。例如，各p型深层5的p型杂质浓度为1.0×1017～1.0×1019/cm3，宽度为0.7μm。另外，各p型深层5的深度被设为0.4μm以上的深度，且形成到比后述的沟槽栅构造更深的位置，从而抑制电场向沟槽栅构造进入。
另外，在本实施方式中，采用了使p型深层5仅形成于n－型漂移层2的表层部的构造，但也可以形成为贯通n+型源极区域4、p型基体区域3而到达n－型漂移层2。例如，也能够从n+型源极区域4的表面形成沟槽，并以将该沟槽内填埋的方式形成p型深层5。
另外，以贯通p型基体区域3及n+型源极区域4而到达n－型漂移层2的方式，形成了例如宽度为0.8μm且深度比p型基体区域3与n+型源极区域4的合计膜厚深0.2～0.4μm的栅极沟槽6。以与该栅极沟槽6的侧面接触的方式配置上述的p型基体区域3及n+型源极区域4。栅极沟槽6以将纵型MOSFET的宽度方向、进深方向、厚度方向分别作为宽度方向、长度方向、深度方向的线状的布局形成。另外，在图1及图2中仅示出了1条，但栅极沟槽6在图1的纸面左右方向上等间隔地配置有多条，以分别被夹在p型深层5之间的方式配置并成为条状。
p型基体区域3中的位于栅极沟槽6侧面的部分作为当纵型MOSFET工作时将n+型源极区域4与n－型漂移层2之间相连的沟道区域。在包含该沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂多晶硅构成的栅极电极8，由这些栅极绝缘膜7及栅极电极8将栅极沟槽6内填埋。这样，构成沟槽栅构造。另外，栅极绝缘膜7也可以一直形成到栅极沟槽6的外侧，但优选仅形成于栅极沟槽6内。
在栅极电极8之上，设有通过将栅极电极8的表面热氧化而形成的相当于第1层间绝缘膜的热氧化膜10a。热氧化膜10a由通过热氧化而形成的硅氧化膜构成，在内部含有作为对半导体的掺杂剂的杂质。该杂质与栅极电极8中包含的杂质相同，例如为磷(P)、硼(B)等。在热氧化膜10a内，作为杂质，可以含有磷和硼的任一方，也可以含有双方。
热氧化膜10a形成于栅极沟槽6内，比栅极绝缘膜7中的在栅极沟槽6中的形成沟道区域的内壁面上的部分厚，并且，比500nm薄。热氧化膜10a的厚度比栅极绝缘膜7厚，由此能够可靠地进行栅极电极8与后述的源极电极12之间的绝缘分离。另外，通过使热氧化膜10a比500nm薄，能够隔着栅极绝缘膜7地在与n+型源极区域4相反一侧可靠地配置栅极电极8，无需使n+型源极区域4超出必要地一直形成到较深位置。
另外，热氧化膜10a被做成相对于栅极沟槽6的外侧的n+型源极区域4的表面为±100nm的高度。具体而言，热氧化膜10a为，表面相对于n+型源极区域4的表面为相同的高度，或成为与其相比向栅极沟槽6的内侧进入的状态，或者成为与其相比向栅极沟槽6的外侧突出的状态。并且，如果热氧化膜10a的表面是与n+型源极区域4的表面相比向栅极沟槽6的内侧进入的状态，则其进入量为100nm以下，如果是向栅极沟槽6的外侧突出的状态，则其突出量为100nm以下。另外，关于热氧化膜10a的高度，将热氧化膜10a的表面与n+型源极区域4的表面相比向栅极沟槽6的内侧进入的状态和向外侧突出的状态分别用负和正表示。
另外，热氧化膜10a为如下状态：在栅极沟槽6的宽度方向上不向栅极沟槽6的外侧伸出，在栅极沟槽6中终止于宽度方向的内侧。因此，n+型源极区域4及p型基体区域3的接触区域成为从热氧化膜10a露出的状态。
另外，在单元区域，条状地配置有多条沟槽栅构造。并且，如图2所示，以将各沟槽栅构造的长度方向的前端相连的方式、或者虽未图示但将各沟槽栅构造的长度方向的中间位置相连的方式，形成有栅极引出部8a，该栅极引出部8a是构成栅极电极8的掺杂多晶被残留而形成的。栅极引出部8a形成为，从栅极电极8的上方、即n+型源极区域4等的SiC表面突出。在该栅极引出部8a之上也局部地配置有热氧化膜10b，关于该部分，成为在比n+型源极区域4等的SiC表面靠上方形成有热氧化膜10b的状态。
另外，在栅极引出部8a的附近，包括栅极绝缘膜7、热氧化膜10a、10b的上方在内，在p型基体区域3的接触区域及n+型源极区域4的表面上，形成有相当于第2层间绝缘膜的层间绝缘膜11。层间绝缘膜11例如由BPSG等形成。在由BPSG构成层间绝缘膜11的情况下，层间绝缘膜11的厚度被设为例如600nm。
层间绝缘膜11在形成纵型MOSFET的单元区域中的栅极引出部8a之上及其附近以外的位置被去除。因此，在栅极引出部8a以外的位置，栅极绝缘膜7、热氧化膜10a、p型基体区域3的接触区域以及n+型源极区域4从层间绝缘膜11露出。并且，在该露出的位置形成有源极电极12，与p型基体区域3的接触区域及n+型源极区域4电连接。
进而，层间绝缘膜11在栅极引出部8a之上也被局部地去除。在该部分，热氧化膜10b也被去除，并形成有接触孔13。并且，在形成有该接触孔13的位置形成栅极布线层14从而与栅极引出部8a连接。
源极电极12、栅极布线层14由多个金属例如Ni/Al等构成。并且，多个金属中的至少与n型SiC具体而言为n+型源极区域4等接触的部分由能够与n型SiC欧姆接触的金属构成。另外，多个金属中的至少与p型SiC具体而言为p型深层5接触的部分等由能够与p型SiC欧姆接触的金属构成。另外，源极电极12、栅极布线层14互相分离而配置，通过热氧化膜10a、10b及层间绝缘膜11被电绝缘。
另外，源极电极12、栅极布线层14及层间绝缘膜11的表面被钝化膜15覆盖而被保护。并且，虽未图示，但钝化膜15被局部地去除从而使源极电极12、栅极布线层14露出，与外部连接用的源极焊盘、栅极焊盘连接。
进而，在n+型基板1的背面侧形成有与n+型基板1电连接的漏极电极16。通过这样的构造，构成了n沟道型的反转型的沟槽栅构造的纵型MOSFET。通过将这样的纵型MOSFET配置多个单元而构成单元区域。并且，以将形成有这样的纵型MOSFET的单元区域包围的方式构成由未图示的保护环等实现的外周耐压构造，从而构成半导体装置。
这样构成的具有纵型MOSFET的SiC半导体装置，例如在将源极电压Vs设为0V并将漏极电压Vd设为1～1.5V的状态下，通过对栅极电极8施加20V的栅极电压Vg而动作。即，纵型MOSFET通过被施加栅极电压Vg，在与栅极沟槽6接触的部分的p型基体区域3形成沟道区域，进行在漏极－源极间流通电流的动作。
为了可靠地进行这样的动作，重要的是，为了避免产生栅极－源极间泄漏而通过热氧化膜10a来确保栅极－源极间的绝缘分离、以及能够可靠地进行源极电极12的接触。对此，在本实施方式的半导体装置中，热氧化膜10a成为配置在栅极沟槽6内的状态。因此，能够通过热氧化膜10a确保栅极－源极间的绝缘分离。另外，热氧化膜10a配置于栅极沟槽6内，并且热氧化膜10a在栅极沟槽6的宽度方向上不从栅极沟槽6伸出。由此，源极电极12可靠地与p型基体区域3的接触区域及n+型源极区域4接触。因此，能够可靠地进行源极电极12的接触。
这样，实现能够确保由热氧化膜10a带来的栅极－源极间的绝缘分离、并且能够可靠地进行源极电极12的接触的构造的SiC半导体装置。
另外，在作为MOSFET动作的区域，热氧化膜10a不成为相对于SiC表面突出的形状，或者即使突出了其突出量也小。因此，由于伴随温度变化等的应力而在热氧化膜10a产生裂纹的情况得到抑制，能够抑制产生栅极－源极间泄漏。
接下来，对于本实施方式的具备纵型MOSFET的半导体装置的制造方法，参照图3A～图3H进行说明。
〔图3A所示的工序〕
首先，作为半导体基板，准备晶片状的n+型基板1。然后，使用化学气相沉积(以下称为CVD)装置等，在该n+型基板1的主表面上形成由SiC构成的n－型漂移层2。此时，可以根据需要形成使n－型漂移层2局部成为高浓度的缓冲层2a。并且，虽未图示，但在配置了p型深层5的形成预定区域开口的掩模后，离子注入p型杂质，从而形成p型深层5。
之后，在将掩模去除以后，在形成了p型深层5的n－型漂移层2之上，形成p型基体区域3及n+型源极区域4。例如，在外延生长出p型基体区域3后，离子注入n型杂质从而形成n+型源极区域4。或者，在外延生长出p型基体区域3及n+型源极区域4后，离子注入p型杂质从而形成p型基体区域3的接触区域。通过这些工序，能够形成p型基体区域3及n+型源极区域4。
〔图3B所示的工序〕
接下来，在p型基体区域3及n+型源极区域4的表面配置未图示的掩模，使掩模中的沟槽栅构造的形成预定区域开口。然后，使用掩模进行RIE(Reactive Ion Etching)等各向异性蚀刻，由此形成栅极沟槽6。例如，采用使栅极沟槽6的深度比p型基体区域3与n+型源极区域4的合计膜厚深0.2～0.4μm这样的设定来进行蚀刻。由此，使栅极沟槽6相对于p型基体区域3的底部的突出量为0.2～0.4μm。
〔图3C所示的工序〕
在将掩模去除后，进行例如热氧化，由此形成栅极绝缘膜7，通过栅极绝缘膜7将栅极沟槽6的内壁面上及n+型源极区域4的表面上覆盖。然后，为了形成栅极电极8及栅极引出部8a，例如将掺杂了n型杂质的多晶硅20沉积后，对其进行回蚀。此时，以将成为栅极引出部8a的部分覆盖的方式配置掩模并对多晶硅20进行回蚀。由此，在栅极沟槽6内残留多晶硅20，并且在栅极引出部8a的形成预定位置以与SiC表面相比向上方突出的方式残留多晶硅20。另外，在栅极沟槽6内及栅极引出部8a的形成预定位置以外，成为多晶硅20被去除的状态。之后，将蚀刻时使用的掩模去除。
〔图3D所示的工序〕
通过进行热处理，将多晶硅20的表面热氧化。关于热处理，例如通过1050℃且30分钟的湿法氧化来进行。由此，在栅极沟槽6内，多晶硅20被热氧化从而成为形成了热氧化膜10a的状态，通过残留的多晶硅20构成栅极电极8。另外，关于栅极引出部8a的形成预定位置的多晶硅20，也成为在表面形成有热氧化膜10b的状态，通过残留的多晶硅20构成栅极引出部8a。热氧化膜10a、10b的厚度是任意的，但被设定为，在后述图3F所示的工序中进行的回蚀后，热氧化膜10a相对于栅极沟槽6外侧的n+型源极区域4表面的高度为±100nm。
这样，能够形成热氧化膜10a、10b。并且，这样形成的热氧化膜10a、10b是将掺杂了杂质的多晶硅20热氧化而成的，因此作为杂质而含有成为对半导体的掺杂剂的杂质。
另外，在将多晶硅20热氧化的情况下，由于体积膨胀，相对于被热氧化前的多晶硅20，成为热氧化膜10a、10b的高度变高的状态。另外，关于热处理，以多晶硅20被热氧化但SiC几乎不被氧化的程度的温度进行。这样，使得栅极绝缘膜7的厚度几乎不增加而形成热氧化膜10a、10b。
〔图3E所示的工序〕
使用CVD装置等，在热氧化膜10a、10b、栅极绝缘膜7的表面上沉积了由BPSG等构成的层间绝缘膜11后，进行回流(reflow)处理。此时的层间绝缘膜11的膜厚是任意的，但比热氧化膜10a、10b厚。
〔图3F所示的工序〕
在配置了将层间绝缘膜11中的与栅极引出部8a对应的部分覆盖的未图示的掩模后，对层间绝缘膜11、栅极绝缘膜7中的位于栅极沟槽6外侧的部分以及热氧化膜10a中的从栅极沟槽6突出的部分进行回蚀。具体而言，通过化学干法蚀刻(以下称为CDE)进行回蚀。
此时，通过热氧化形成的热氧化膜10a成为比通过CVD法形成的层间绝缘膜11致密的膜，所以关于回蚀时的蚀刻速率，热氧化膜10a比层间绝缘膜11慢。即，能够在层间绝缘膜11易于被蚀刻、热氧化膜10a不易被蚀刻的条件下进行回蚀。特别是，在如CDE那样的化学蚀刻的情况下，热氧化膜10a不怎么被蚀刻，因此是优选的。另外，在此，作为化学蚀刻，使用了化学干法蚀刻，但也可以是湿法蚀刻。
由此，能够在栅极沟槽6内残留热氧化膜10a并且将层间绝缘膜11完全去除。另外，比热氧化膜10a形成得薄的栅极绝缘膜7也成为位于栅极沟槽6外侧的部分完全或几乎被去除、使n+型源极区域4及p型基体区域3的接触区域露出的状态。这样，作为用于将栅极－源极间绝缘的层间绝缘膜发挥功能的热氧化膜10a能够自对准地留在栅极沟槽6内，不会形成于栅极沟槽6的宽度方向的外侧。
〔图3G所示的工序〕
使源极电极12中的、例如由Ni等构成的接触用的金属层12a成膜。之后，根据需要进行热处理。由此，例如在使用Ni作为金属层12a的情况下，能够构成Ni硅化物层。
进而，在配置了未图示的掩模后，使掩模中的接触孔13的形成预定位置开口，通过对层间绝缘膜11及热氧化膜10b进行蚀刻而形成接触孔13。
〔图3H所示的工序〕
将接触孔13内包含在内地在金属层12a及层间绝缘膜11之上形成金属层，并对其图案化，从而构成源极电极12、栅极布线层14。
〔图3I所示的工序〕
以将源极电极12、栅极布线层14等覆盖的方式形成了钝化膜15后，进行图案化而使源极电极12、栅极布线层14中的期望部分露出。
关于之后的工序，虽未图示，但通过进行在n+型基板1的背面侧形成漏极电极16等的工序，完成图1所示的本实施方式的具有纵型MOSFET的半导体装置。
如以上说明那样，在本实施方式的半导体装置中，通过将栅极电极8的一部分热氧化而构成的热氧化膜10a，能够进行栅极电极8与源极电极12的绝缘。另外，将栅极电极8的一部分热氧化而构成的热氧化膜10a不成为从SiC表面过于突出的形状，因此不易因伴随温度变化等的应力而产生裂纹。因此，能够确保栅极－源极间的绝缘分离。
另外，关于层间绝缘膜11，通过回蚀而被从n+型源极区域4及p型基体区域3的接触区域之上去除。因此，能够在隔着栅极电极8的两侧可靠地进行源极电极12的接触。
因此，实现能够确保栅极－源极间的绝缘分离并且能够可靠地进行源极电极12的接触的构造的SiC半导体装置。另外，在使用将栅极电极8的一部分热氧化而构成的热氧化膜10a将栅极－源极间绝缘的情况下，即使微细化进展也能够可靠地确保栅极－源极间的绝缘。
另外，作为用于将栅极－源极间绝缘的层间绝缘膜发挥功能的热氧化膜10a能够自对准地留在栅极沟槽6内，不形成到栅极沟槽6的宽度方向的外侧。因此，能够确保SiC半导体装置的量产性。
(其他实施方式)
本公开依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例及等同范围内的变形。此外，各种各样的组合及方式、进而包含它们中仅一个要素、它们以上或它们以下的其他组合及方式也落入本公开的范畴及思想范围中。
例如，在上述各实施方式中，举出将第1导电型设为n型并将第2导电型设为p型的n沟道型的纵型MOSFET为例进行了说明，但也可以是将各构成要素的导电型反转后的p沟道型的纵型MOSFET。另外，在上述说明中，作为具有MOS构造的半导体元件而举出了纵型MOSFET为例进行了说明，但对于具有同样的MOS构造的IGBT也能够应用本公开。在n沟道型的IGBT的情况下，仅仅是相对于上述各实施方式将n+型基板1的导电型从n型变更为p型，关于其他构造及制造方法，与上述各实施方式是同样的。
另外，在表示晶体的方位的情况下，本来应该在期望的数字之上标注横杠(－)，但由于电子申请的表现上存在限制，因此在本说明书中，在期望的数字前标注横杠。

Claims (5)

1.一种碳化硅半导体装置，具有MOS构造的半导体元件，其特征在于，
具有半导体元件，
该半导体元件包括：
由碳化硅构成的第1导电型或第2导电型的基板(1)；
漂移层(2)，形成于上述基板之上，由与上述基板相比低杂质浓度的第1导电型的碳化硅构成，
基体区域(3)，形成于上述漂移层之上，由第2导电型的碳化硅构成；
源极区域(4)，形成于上述基体区域之上，由与上述漂移层相比第1导电型杂质浓度高的第1导电型的碳化硅构成；
沟槽栅构造，在从上述源极区域的表面起形成得比上述基体区域深的栅极沟槽(6)内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜(7)和配置在该栅极绝缘膜之上并且被掺杂了杂质的栅极电极(8)；
层间绝缘膜(10a)，将上述栅极电极及上述栅极绝缘膜覆盖，并且配置于上述栅极沟槽内，由包含掺杂到上述栅极电极中的杂质的热氧化膜构成；
源极电极(12)，形成在上述层间绝缘膜与上述源极区域及上述基体区域的表面上，与上述源极区域及上述基体区域电连接；以及
漏极电极(16)，形成于上述基板的背面侧，
在对上述栅极电极施加栅极电压的情况下，在上述基体区域中的与上述沟槽栅构造接触的部分形成沟道区域从而流通电流，
上述层间绝缘膜比上述栅极绝缘膜中的在上述栅极沟槽的形成上述沟道区域的内壁面上的部分厚，
上述层间绝缘膜是该层间绝缘膜的表面相对于上述源极区域的表面而言向上述栅极沟槽的外侧突出的状态。
2.如权利要求1所述的碳化硅半导体装置，其特征在于，
上述层间绝缘膜，相对于上述栅极沟槽的外部的上述源极区域的表面，成为与该表面相比向上述栅极沟槽的外侧突出了100nm以内的状态。
3.如权利要求1所述的碳化硅半导体装置，其特征在于，
上述层间绝缘膜比500nm薄。
4.如权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
上述层间绝缘膜在作为上述半导体元件而进行动作的区域中终止于上述栅极沟槽的宽度方向的内侧。
5.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置具有MOS构造的半导体元件，其特征在于，包括如下步骤：
准备由碳化硅构成的第1导电型或第2导电型的基板(1)；
在上述基板之上，形成由与上述基板相比低杂质浓度的第1导电型的碳化硅构成的漂移层(2)；
在上述漂移层之上，形成由第2导电型的碳化硅构成的基体区域(3)；
在上述基体区域之上，形成与上述漂移层相比第1导电型杂质浓度高的由第1导电型的半导体构成的源极区域(4)；
在从上述源极区域的表面起形成了比上述基体区域深的栅极沟槽(6)后，在上述栅极沟槽的内壁面形成栅极绝缘膜(7)，并且在上述栅极绝缘膜之上形成由被掺杂了杂质的多晶硅构成的栅极电极(8)，从而形成沟槽栅构造；
将上述栅极电极热氧化，从而形成基于热氧化膜的第1层间绝缘膜(10a)；
在上述第1层间绝缘膜之上，通过化学气相沉积形成第2层间绝缘膜(11)；
对上述第1层间绝缘膜及上述第2层间绝缘膜进行回蚀，以使得在作为上述半导体元件而进行动作的区域中，将上述第2层间绝缘膜去除直到使上述源极区域及上述基体区域露出为止，并且上述第1层间绝缘膜残留在上述栅极沟槽内，
形成与上述源极区域及上述基体区域电连接、并且通过上述第1层间绝缘膜而从上述栅极绝缘膜绝缘的源极电极(12)；以及
在上述基板的背面侧形成漏极电极(16)。
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