CN111149150A - 补偿的三栅驱动电路、方法及显示设备 - Google Patents

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Abstract

本申请公开了一种显示面板的阵列上栅极驱动器(GOA)电路。所述GOA电路包括：第一GOA单元，其包括单元电路结构，所述单元电路结构具有上拉节点，其公共地耦接至三个输出晶体管，以控制向与显示面板关联的第一组的三条栅线分别输出第一组的三个栅极驱动信号。所述GOA电路还包括：第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与第一GOA单元级联并且构造为控制分别向与显示面板关联的第二组的三条栅线输出第二组的三个栅极驱动信号。此外，所述GOA电路包括：电容器，其连接在第二GOA单元的第二组的三个输出端中的一个输出端与第一GOA单元的上拉节点之间。

Description

补偿的三栅驱动电路、方法及显示设备
技术领域
本发明涉及显示技术，更具体地，涉及补偿的三栅驱动电路、方法、以及显示设备。
背景技术
在现代显示技术中，已在显示面板中使用阵列上栅极驱动器(GOA)电路来产生多个栅极驱动信号，以通过多条栅线进行逐行扫描。这是驱动显示面板中的基于薄膜晶体管的像素阵列以在显示面板上一个接一个地显示图像帧的有效方式。基于这种显示技术，进行了很多改善GOA电路的性能的努力，包括限制电路中的晶体管器件的数量以在仍然为每个输出的栅极驱动信号提供稳定波形的同时实现显示面板的窄边框。尽管如此，期望更好的电路设计来减少多个栅极驱动信号之间的输出延迟和放电速率的变化，以高效地对相应的栅线进行充电，从而改善显示质量。
发明内容
在一方面，本公开提供了一种显示面板的阵列上栅极驱动器(GOA)电路。所述GOA电路包括：第一GOA单元，其具有单元电路结构，所述单元电路结构包括上拉节点，其公共地耦接至三个或更多个输出晶体管，以控制分别向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端分别连接至与显示面板关联的第一组的三条或更多条栅线。此外，所述GOA电路包括：第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与第一GOA单元级联并且构造为控制分别向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端分别连接至与显示面板关联的第二组的三条或更多条栅线。此外，所述GOA电路包括：电容器，其连接在第二GOA单元的第二组的三个输出端中的一个输出端与第一GOA单元的上拉节点之间。
可选地，所述单元电路结构包括：多个晶体管，其构造为将上拉节点充电至第一电压电平。所述多个晶体管包括：所述三个或更多个输出晶体管，其具有对应的三个或更多个栅极和三个或更多个漏极，所述三个或更多个栅极公共地耦接至上拉节点，所述三个或更多个漏极实质上在上拉节点被充电至第一电压电平的同时分别地被提供有第一组的三个或更多个时钟信号。第一电压电平足够高以允许第一组的三个或更多个时钟信号分别传递至所述三个或更多个输出晶体管的三个或更多个源极。
可选地，第一组的三个或更多个时钟信号包括第一时钟信号，其具有第一脉冲上升沿和第一脉冲下降沿。第一组的三个或更多个时钟信号还包括第二时钟信号，其具有与第一脉冲上升沿同时上升的第二脉冲上升沿和第一脉冲下降沿后第一延迟时间时的第二脉冲下降沿。此外，第一组的三个或更多个时钟信号包括第三时钟信号，其具有与第一脉冲上升沿同时上升的第三脉冲上升沿和第二脉冲下降沿后第二延迟时间时的第三脉冲下降沿。
可选地，所述三个或更多个输出晶体管的三个或更多个源极分别连接至第一组的三个或更多个输出端以输出第一组的三个或更多个时钟信号作为第一组的三个或更多个栅极驱动信号。
可选地，在施加至所述三个或更多个输出晶体管中的第一输出晶体管的第一时钟信号关断时，上拉节点处的第一电压电平在第一脉冲下降沿的时间处降至第二电压电平。在施加至所述三个或更多个输出晶体管中的第二输出晶体管的第二时钟信号关断时，第二电压电平在第二脉冲下降沿的时间处进一步降至第三电压电平。在施加至所述三个或更多个输出晶体管中的第三输出晶体管的第三时钟信号关断时，第三电压电平在第三脉冲下降沿的时间处再次降至第四电压电平。
可选地，上拉节点被施加补偿信号，该补偿信号经由与第二GOA单元的第二组的三个或更多个输出端中的一个输出端连接的所述电容器耦合自第二组的三个或更多个栅极驱动信号中的一个。补偿信号包括：抬高脉冲上升沿，其与第一脉冲下降沿实质上同时出现，用于将第二电压电平抬高，以在第一延迟时间期间将第一GOA单元的三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少三个或更多个输出晶体管中的第一输出晶体管从导通状态到关断状态的放电时间。
可选地，由于第二电压电平被抬高，第三电压电平随后被抬高，以在第二延迟时间期间将所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的第二输出晶体管从导通状态到关断状态的放电时间。由于第二电压电平被抬高，第四电压电平随后被抬高，以减少所述三个或更多个输出晶体管中的第三输出晶体管从导通状态到关断状态的放电时间。
可选地，第二GOA单元构造为实质上在抬高脉冲上升沿的同时接收第二组的三个或更多个时钟信号。第二组的三个或更多个时钟信号分别被施加至第二GOA单元的三个或更多个输出晶体管的三个或更多个漏极，以作为第二组的三个或更多个栅极驱动信号输出至第二组的三个或更多个输出端。
可选地，补偿信号耦合自第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号，该一个栅极驱动信号源自第二组的三个或更多个时钟信号中的具有作为抬高脉冲上升沿的脉冲上升沿的第一时钟信号。
可选地，第二GOA单元是紧接第一GOA单元的下一个GOA单元。
可选地，第二GOA单元是紧接第一GOA单元的下一个GOA单元之后的GOA单元。
在另一方面，本公开提供了一种驱动显示面板的阵列上栅极驱动器(GOA)电路的方法。所述GOA电路包括：第一GOA单元，其包括单元电路结构，所述单元电路结构具有上拉节点，其公共地耦接至三个或更多个输出晶体管，以控制向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端连接至与显示面板关联的第一组的三条或更多条栅线。所述GOA电路还包括：第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构构造为控制向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端连接至与显示面板关联的第二组的三条或更多条栅线。此外，所述GOA电路包括：电容器，其连接在第二GOA单元的第二组的三个或更多个输出端中的一个输出端与第一GOA单元的上拉节点之间。所述方法包括：经由电容器从第二GOA单元的第二组的三个或更多个输出端中的一个输出端向第一GOA单元的上拉节点传递补偿信号。
可选地，所述方法还包括：分别将第一组的三个或更多个时钟信号同时施加至三个或更多个输出晶体管的三个或更多个漏极，从而使上拉节点自举至第一电压电平。
可选地，第一组的三个或更多个时钟信号包括第一时钟信号，其具有第一脉冲上升沿和第一脉冲下降沿。第一组的三个或更多个时钟信号还包括第二时钟信号，其具有与第一脉冲上升沿同时上升的第二脉冲上升沿和第一脉冲下降沿后第一延迟时间时的第二脉冲下降沿。此外，第一组的三个或更多个时钟信号包括第三时钟信号，其具有与第一脉冲上升沿同时上升的第三脉冲上升沿和第二脉冲下降沿后第二延迟时间时的第三脉冲下降沿。
可选地，所述使上拉节点自举至第一电压电平的步骤包括：将第一电压电平充分抬高以导通三个或更多个输出晶体管，从而将第一组的三个或更多个时钟信号分别传递至三个或更多个输出晶体管的三个或更多个源极，并且将第一组的三个或更多个时钟信号在第一脉冲上升沿的时间处作为第一组的三个或更多个栅极驱动信号输出至第一组的三个或更多个输出端。
可选地，在施加至所述三个或更多个输出晶体管中的第一输出晶体管的第一时钟信号关断时，上拉节点处的第一电压电平在第一脉冲下降沿的时间处降至第二电压电平。在施加至所述三个或更多个输出晶体管中的第二输出晶体管的第二时钟信号关断时，第二电压电平在第二脉冲下降沿的时间处进一步降至第三电压电平。在施加至所述三个或更多个输出晶体管中的第三输出晶体管的第三时钟信号关断时，第三电压电平在第三脉冲下降沿的时间处再次降至第四电压电平。
可选地，所述方法还包括：与第一脉冲下降沿实质上同时地将第二组的三个或更多个时钟信号分别施加至第二GOA单元，并且将第二组的三个或更多个时钟信号作为第二组的三个或更多个栅极驱动信号输出至第二组的三个或更多个输出端。
可选地，传递补偿信号的步骤包括：经由电容器将第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号作为补偿信号耦合至第一GOA单元的上拉节点。此外，传递补偿信号的步骤包括：通过补偿信号抬高第二电压电平，以在第一延迟时间期间将第一GOA单元中的三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的第一输出晶体管从导通状态到关断状态的放电时间。
可选地，传递补偿信号的步骤包括：由于第二电压电平被抬高而抬高第三电压电平，以在第二延迟时间期间将所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的第二输出晶体管从导通状态到关断状态的放电时间。传递补偿信号的步骤还包括：随后将第四电压电平抬高，以减少所述三个或更多个输出晶体管中的第三输出晶体管从导通状态到关断状态的放电时间。
在又一方面，本公开提供了一种显示设备，其包括显示面板和本文描述的GOA电路。
附图说明
以下附图仅为根据所公开的各种实施例的用于示意性目的示例，而不旨在限制本发明的范围。
图1是根据本公开的一些实施例的用于驱动显示面板的GOA电路的改进的示意图。
图2是根据本公开的一些实施例的三栅GOA电路的简化框图。
图3是根据本公开的实施例的三栅GOA电路中的GOA单元的电路图。
图4是根据本公开的实施例的驱动三栅GOA电路的简化时序图。
图5是根据本公开的实施例的一行接一行地提供栅极驱动信号对供应数据信号的示意图。
具体实施方式
现在将参照以下实施例更具体地描述本公开。需注意，以下对一些实施例的描述仅针对示意和描述的目的而呈现于此。其不旨在是穷尽性的或者受限为所公开的确切形式。
在改善GOA显示技术的许多方式中，一种选择是将显示面板的GOA电路中的若干个普通GOA单元组合为一个GOA单元。这旨在减少要安装在显示面板的窄边框中的整个GOA驱动电路的晶体管的使用。图1示出了三个普通GOA单元被组合为一个三栅GOA单元的示例。该三个普通GOA单元中的每一个包括这样的电路结构，该电路结构包括上拉节点PU和下拉节点PD，并且构造为控制通过输出端OUT将单个栅极驱动信号输出至与显示面板关联的栅线。同时，该三栅GOA单元中包括这样的电路结构，该电路结构包括一个公共上拉节点PU和一个下拉节点PD，并且构造为控制分别通过三个输出端(OUT1、OUT2、OUT3)将三个栅极驱动信号输出至与显示面板关联的对应的三条栅线。可选地，每个普通GOA单元包括19个晶体管，而三栅GOA单元可以包括27个晶体管。与常规GOA电路相比，基于三栅GOA单元的GOA电路可以针对每条栅线节约1/3(19×3-27)＝10个晶体管，从而可以实现非常窄的边框，从而安装其中具有减少数量的晶体管的GOA电路。
参照图1，用于控制普通GOA单元中的单个输出端输出的相应的单个栅极驱动信号的上拉节点PU处的电压电平的波形与用于控制三栅GOA单元的对应三个输出端输出的相应的三个栅极驱动信号的公共上拉节点PU处的电压电平的波形进行比较。对于后者而言，以多个相对延迟时间输出该三个栅极驱动信号，以将这些信号施加至显示面板中的相应的栅线。但是，这三个栅极驱动信号的输出受到公共上拉节点PU处的电压电平的控制，每次输出栅极驱动信号(例如，第一栅极驱动信号)，PU节点处的电压电平就由与GOA单元中的相应的输出晶体管相关的有效电容所引起的耦合效应而降低。上拉节点的电压电平的不期望的降低可导致栅线信号延迟的变化，并最终影响显示面板的全部栅线的数据输入充电速率。
因此，本公开特别提供了补偿的GOA电路、方法、和具有补偿的GOA电路的显示设备，其实质上消除了由于现有技术的限制和缺陷而导致的问题中的一个或多个。在一方面，本公开提供了一种用于驱动显示面板的补偿的阵列上三栅驱动器(GOA)电路。
图2是根据本公开的一些实施例的三栅GOA电路的简化框图。参照图2，通过将至少包括第一GOA单元和第二GOA单元的一系列GOA单元级联来构建三栅GOA电路，以向与显示面板关联的多条栅线分别提供多个栅极驱动信号。第一GOA单元基于单元电路结构构建，所述单元电路结构具有公共地耦接至三个输出晶体管的上拉节点PU，以控制分别向第一组的三个输出端(OUT1、OUT2和OUT3)输出第一组的三个栅极驱动信号，所述第一组的三个输出端分别连接至与显示面板关联的第一组的三条栅线。第二GOA单元基于与第一GOA单元级联的、实质上相同的单元电路结构构建。第二GOA单元构造为控制分别向第二组的三个输出端输出第二组的三个栅极驱动信号，所述第二组的三个输出端连接至与显示面板关联的第二组的三条栅线。可选地，第二GOA单元是所述一系列GOA单元中的紧接第一GOA单元的下一个GOA单元。可选地，在第一GOA单元是所述一系列GOA单元中的第n个单元的情况下，第二GOA单元是所述一系列GOA单元中的第(n+2)个单元。可选地，第一组的三条栅线对应于连续三行的Gate Line 1、Gate Line 2和Gate Line 3，并且第二组的三条栅线对应于下一个连续三行的Gate Line 4、Gate Line 5和Gate Line 6。此外，所述GOA电路包括：电容器C1，其布置在第二GOA单元的第二组的三个输出端中的一个输出端与第一GOA单元中的上拉节点PU之间。可选地，电容器C1布置在第二GOA单元的第二组的三个输出端的第一输出端OUT1与上拉节点PU之间。可选地，电容器C1布置在第二GOA单元的第二组的三个输出端的第二输出端OUT2或第三输出端OUT3与上拉节点PU之间。
可选地，该三栅GOA单元可以由多栅GOA单元代替，该多栅GOA单元包括这样的电路结构，该电路结构包括一个公共上拉节点PU和下拉节点PD，并且构造为控制通过三个或更多个输出端分别将三个或更多个栅极驱动信号输出至与显示面板关联的对应的三条或更多条栅线。例如，多栅GOA单元的单元电路结构可以构造为与链接至四条栅线的四个输出端相关联。又例如，多栅GOA单元的单元电路结构可以构造为与链接至五条栅线的五个输出端相关联。
在一些实施例中，每个GOA单元的单元电路结构实质上相同，不同之处在于：一些电路端可连接至不同的控制/时钟信号线，不同的输出端连接至不同组的三条栅线，来自外部源或来自不同相邻级的内部GOA单元的不同输入/复位信号。在特定实施例中，任一级的单元电路结构包括二十七个晶体管，例如，如图3所示，并且构造为在当前级的GOA单元的操作期间将上拉节点PU充电至第一电压电平。参照图2和图3，GOA单元的二十七个晶体管包括三个输出晶体管M3A、M3B和M3C，其具有对应的三个栅极和三个漏极，所述三个栅极公共地耦接至上拉节点PU，所述三个漏极实质上在上拉节点PU被充电至第一电压电平V1的同时分别被提供有第一组的三个时钟信号CLK1、CLK2、CLK3。可选地，在提供第一组的三个时钟信号CLK1、CLK2、CLK3之前，GOA单元的上拉节点PU已经被充电至高电压电平(或晶体管的导通电压电平)。可选地，上拉节点PU公共地连接至三个输出晶体管M3A、M3B和M3C的三个栅极，使得它们被设为导通状态。由于第一组的三个时钟信号CLK1、CLK2和CLK3被分别引入其三个漏极，因此每个输出晶体管的有效电容引起的自举效应将上拉节点PU的电压电平抬高至第一电压电平V1(其充分高于输出晶体管的固有阈值电压)。三个输出晶体管均保持导通状态，从而允许它们的源极连接至它们对应的漏极。换言之，第一组的三个时钟信号的电压电平分别传递至三个输出晶体管的三个源极(参见图3)。上拉节点PU的电压电平越高，随着第一组的三个时钟信号被顺序地关闭而允许上拉节点PU在三个步骤中降低至较低电平的裕量就越大。
可选地，三栅GOA单元可以由多栅GOA单元代替，该多栅GOA单元包括三个或更多个输出晶体管，所述三个或更多个输出晶体管具有对应的三个或更多个栅极和三个或更多个漏极，所述三个或更多个栅极公共地耦接至上拉节点PU，所述三个或更多个漏极实质上在上拉节点PU被充电至第一电压电平的同时分别地被提供有第一组的三个或更多个时钟信号。由于第一组的三个或更多个时钟信号被分别引入其三个或更多个漏极，因此每个输出晶体管的有效电容引起的自举效应将上拉节点PU的电压电平抬高至第一电压电平。所述三个或更多个输出晶体管均保持导通状态，从而允许对应的三个或更多个源极连接至它们对应的漏极。换言之，第一组的三个或更多个时钟信号的电压电平分别传递至所述三个或更多个输出晶体管的三个或更多个源极。
参照图3，三栅GOA单元的单元电路结构还构造为相连接而不在上拉节点PU与第一组的三个输出端中的每一个之间增加电容器。这有效地减小了每当施加至任意输出晶体管的漏极的时钟信号被关断时上拉节点PU中的电压降的可能范围。换言之，每当关断时钟信号时上拉节点PU处的电压电平可以维持得相对较高。
参照图3，在上拉节点和启动端之间连接电容器C1，启动端本质上连接至下一级GOA单元的一个输出端。如图2所示，电容器C1连接在第二GOA单元的OUT1与第一GOA单元的上拉节点PU之间。这允许电压脉冲作为补偿电压施加至上拉节点PU以将PU的电压电平升高(特别在电压电平从第一电压电平V1降低至第二电压电平期间)。从上拉节点PU处的电压电平的波形的示意图可以看出，第二电压电平被上拉节点PU所接收的补偿电压抬高。
此外，参照图3，GOA单元中的二十七个晶体管包括替代输出晶体管M11，其与时钟信号CLKC耦接并且也构造为受上拉节点PU的控制以输出特别输出信号OUT_C，以提供用于在GOA电路中逐单元操作的移位输入信号。因此，GOA单元中的二十七个晶体管包括与用于提供输入信号的输入端INPUT连接的输入晶体管M1、与用于向GOA单元提供第一复位信号的第一复位端RST连接的第一复位晶体管M2和与用于向全部GOA单元提供第二复位信号的第二复位端TGOA_RST连接的第二复位晶体管M15，以处理对应的输入信号和复位信号，该输入信号和复位信号用于在从GOA系列中的一个或多个相邻GOA单元接收到输出信号时操作当前级的GOA单元。所述一个或多个相邻GOA单元可以为相对当前级的GOA单元最近的相邻GOA单元或者可以为第二近的相邻GOA单元或者相对当前级的GOA单元较远的GOA单元，这取决于GOA系列的寄存器移位设计配置。
再次参照图3，可选地，GOA单元中的二十七个晶体管还包括第一对晶体管M5A和M9A，其用于基于第一电源电压供应VDD_A设置第一下拉节点PD_A的初始电压电平。另一对晶体管M5B和M9B用于基于第二电源电压供应VDD_B设置第二下拉节点PD_B的初始电压电平。两个晶体管M8A和M8B分别用于将控制第一对晶体管M5A和M9A以及第二对晶体管M5B和M9B的电压电平下拉至关断。另一对晶体管M6A和M6B用于在PU处于高电压电平时将第一下拉节点PD_A和第二下拉节点PD_B的电压电平下拉至由第二电压供应LVGL给定的低电压电平。另一对晶体管M7A和M7B用于在输入信号的控制下将第一下拉节点PD_A和第二下拉节点PD_B的电压电平下拉至由第二电压供应LVGL给定的低电压电平。另一对晶体管M10A和M10B用于在PD_A和PD_B分别处于高电压电平时将PU的电压电平下拉至LVGL给定的电压电平。其他晶体管M12A、M12B、M13A、M13B、M13C、M14A、M14B和M14C分别用于控制输出晶体管的栅极/源极电压、OUT_C、以及OUT1、OUT2和OUT3。M14A、M14B和M14C受PD_B处的电压电平的控制，以将OUT1、OUT2和OUT3的电压电平分别下拉为至少第三电压供应VGL的电压电平。第二电压供应LVGL的电压电平可以设置得低于第三电压供应VGL。针对单元内操作使用由单独的时钟信号CLKC驱动的单独的OUT_C而不是使用OUT1、OUT2和OUT3，这使得GOA电路的操作更稳定。在当前构造(图3)中，因为CLK1、CLK2和CLK3均无需耦合至替代输出晶体管M11，因此GOA单元将均等负荷施加在三个输出晶体管M3A、M3B和M3C中的每一个上。
图4是根据本公开的实施例的驱动三栅GOA电路的简化时序图。参照图4，该时序图仅对应于如下步骤：在供应第一组三个时钟信号的情况下设置和补偿上拉节点的电压电平以驱动三栅GOA单元。该时序图的左边部分示出了第一种情况，其中未向上拉节点提供补偿电压。该时序图的右边部分示出了第二种情况，其中向上拉节点提供了补偿电压。可选地，驱动具有共享一个上拉节点的三个以上输出端的多栅GOA电路的时序图可以相类似地执行，从而在三个以上时钟信号的控制下设置供应至上拉节点的补偿电压。
在实施例中，第一组的三个时钟信号包括：第一时钟信号CLK1，其具有第一脉冲上升沿R1和第一脉冲下降沿F1；第二时钟信号CLK2，其具有与第一脉冲上升沿R1同时上升的第二脉冲上升沿R2和在第一脉冲下降沿F1后第一延迟时间D1处的第二脉冲下降沿F2；第三时钟信号CLK3，其具有与第一脉冲上升沿R1同时上升的第三脉冲上升沿R3和在第二脉冲下降沿F2后第二延迟时间D2处的第三脉冲下降沿F3。
由于与第一脉冲上升沿R1同时地提供第一组的三个时钟信号，上拉节点PU被自举至最高电压电平V1。在没有补偿电压的第一种情形，在施加至三个输出晶体管中的第一输出晶体管(M3A)的第一时钟信号CLK1关断时，上拉节点处的第一电压电平V1在第一脉冲下降沿F1的时间处降至第二电压电平V20。在施加至三个输出晶体管中的第二输出晶体管(M3B)的第二时钟信号CLK2关断时，上拉节点PU处的电压电平在第二脉冲下降沿F2的时间处进一步降至第三电压电平V30。在施加至三个输出晶体管中的第三输出晶体管(M3C)的第三时钟信号CLK3关断时，上拉节点PU处的电压电平在第三脉冲下降沿F3的时间处再次降至第四电压电平V40。在没有补偿的情况下，上拉节点PU的电压降会不受控制并且不期望地大，特别是第三次降至V40，这可能导致第三输出晶体管M3C输出的输出信号具有缓慢的下降沿。由于该输出信号进一步被传递至相应的栅线以控制向显示面板中的像素电路的数据输入，因此这将导致当前行的数据输入由于栅极未完全关断而被错误地加载到下一行中。
在补偿电压被施加到上拉节点PU的第二种情况中，上拉节点PU的电压电平也将在上述对应三个步骤中下降。但是，补偿电压提供为具有与第一脉冲下降沿F1实质上相同的抬高脉冲上升沿R4的脉冲，因此其在施加至M3A的第一时钟信号被关断时在第一延迟时间期间为PU处的电压电平提供了升压。第二电压电平V20被抬高至高值V2。可选地，上拉节点PU处被抬高到V2的第二电压电平能够在第一延迟时间D1期间将第一GOA单元的第二输出晶体管M3B和第三输出晶体管M3C保持为导通状态。此外，上拉节点PU处被抬高到V2的第二电压电平减少了第一输出晶体管M3A从导通状态至关断状态的放电时间。这使得第一输出端OUT1向第一栅线Gate Line 1输出的栅极驱动信号具有快速的下降沿，避免了将当前行的数据错误加载至下一行。
此外，由于第二电压电平V20被抬高至V2，第三电压电平V30随后被抬高至值V3。这有助于在第二延迟时间D2期间将第三输出晶体管M3C保持为导通状态并且减少第二输出晶体管M3B从导通状态至关断状态的放电时间。由于第二电压电平被抬高至V2，第四电压电平V40随后被抬高至V4，以减少第三输出晶体管M3C从导通状态到关断状态的放电时间。
在实施例中，经由电容器C1(参照图2和图3)从第二GOA单元耦合上拉节点PU处所接收到的补偿电压，第二GOA单元构造为与抬高脉冲上升沿R4实质上同时地接收第二组的三个时钟信号。第二GOA单元构造为与第一GOA单元实质上相同，使得第二组的三个时钟信号分别作为第二组的三个栅极驱动信号输出至第二组的三个输出端。因此，第二组的三个时钟信号中的一个时钟信号正好施加至电容器C1的一个电极，使得脉冲作为补偿电压耦合至该电容器的与上拉节点PU连接的另一个电极。在特定实施例中，电容器C1耦接在第二GOA单元的第一输出端OUT1与第一GOA单元的上拉节点PU之间，使得补偿电压与第二组的三个时钟信号中的第一时钟信号实质上相同。可选地，电容器C1布置在第二GOA单元的第二组的三个输出端的第二输出端OUT2或第三输出端OUT3与上拉节点PU之间。将电容器C1连接至第二GOA单元的任一输出端的设置至少能够有效地产生具有在复位信号RST的上升沿之前的上升沿的补偿电压。
图5是根据本公开的实施例的一行接一行地提供栅极驱动信号对供应数据信号的示意图。参照图5，其示出了像素驱动方案，其中正脉冲的栅极驱动信号被施加至栅线以充电打开数据信号到显示面板中的像素电路的输入路径。数据信号具有栅极驱动信号之后的延迟GOE。理想情况下，GOE设置在下降沿持续时间Tf内，使得在数据信号被完全加载给当前行之前，栅线完全关断。在较差情形下，栅极驱动信号的放电速率较慢，正如，在上拉节点PU的驱动控制电压在驱动了两个栅极驱动信号之后变得过低时，从第一GOA单元的第三输出端输出的第三栅极驱动信号缓慢地下降。通过将电容器连接在第二GOA单元与第一GOA单元的上拉节点PU之间，每个栅极驱动信号的放电时间，特别是每组的三个栅极驱动信号中的第三栅极驱动信号的放电时间，可以显著减少。一个仿真结果表明，对于图2中构造的三栅GOA电路，第一栅极驱动信号的下降沿持续时间Tf可以从1.05μs减少至1.01μs，第二栅极驱动信号的下降沿持续时间Tf可以从1.28μs减少至1.17μs，并且第三栅极驱动信号的下降沿持续时间Tf可以从1.59μs减少至1.17μs。
在另一方面，本公开提供了一种驱动显示面板的阵列上栅极驱动器(GOA)电路的方法。该GOA电路可以构造为如图2和图3所示的GOA电路。具体地，该GOA电路包括一系列彼此级联的GOA单元。该系列GOA单元至少包括：第一GOA单元，其包括单元电路结构，所述单元电路结构具有上拉节点，其公共地耦接至三个或更多个输出晶体管，以控制向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端连接至与显示面板关联的第一组的三条或更多条栅线。该系列GOA单元还包括：第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构构造为控制向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端连接至与显示面板关联的第二组的三条或更多条栅线。此外，所述GOA电路包括：电容器，其连接在第二GOA单元的第二组的三个或更多个输出端中的一个输出端与第一GOA单元的上拉节点之间。在该GOA电路的情况下，所述驱动方法包括：经由电容器从第二GOA单元的第二组的三个或更多个输出端中的一个输出端向第一GOA单元的上拉节点传递补偿信号。
在实施例中，所述方法还包括：分别将第一组的三个或更多个时钟信号同时施加至三个或更多个输出晶体管的三个或更多个漏极。从而使上拉节点自举至第一电压电平。第一电压电平足够高以导通所述三个或更多个输出晶体管，从而分别将具有实质上相同的脉冲上升沿的第一组的三个或更多个时钟信号传递至所述三个或更多个输出晶体管的三个或更多个源极，并且与所述脉冲上升沿同时地将第一组的三个或更多个时钟信号作为第一组的三个或更多个栅极驱动信号输出至第一组的三个或更多个输出端子。
在实施例中，所述方法还包括：与第一组的三个或更多个时钟信号中的第一时钟信号的第一脉冲下降沿实质上同时地将第二组的三个或更多个时钟信号分别施加至第二GOA单元，并且将第二组的三个或更多个时钟信号作为第二组的三个或更多个栅极驱动信号输出至第二组的三个或更多个输出端。由于所述电容器连接至第二组的三个或更多个输出端中的一个输出端，因此正好从具有与第一脉冲下降沿相同的脉冲上升沿的第二组的三个或更多个时钟信号中的一个时钟信号耦合补偿电压，从而正好向上拉节点PU提供补偿以将其电压电平(当第一时钟信号关断时从第一电压电平降至第二电压电平的电压电平)抬高。
所述方法还包括由于第二电压电平被抬高而随后将第三电压电平(当第二时钟信号关断时从第二电压电平下拉的电压电平)抬高，从而保持所述三个或更多个输出晶体管中的剩余输出晶体管处于导通状态。这有助于减少所述三个或更多个输出晶体管中的第二输出晶体管从导通状态到关断状态的放电时间。此外，所述方法包括随后将第四电压电平(当第三时钟信号关断时从第三电压电平下拉的电压电平)抬高以减少所述三个或更多个输出晶体管中的第三输出晶体管从导通状态到关断状态的放电时间。
在又一方面，本公开提供了一种显示设备，其包括显示面板和本文描述的GOA电路。显示设备可以为以下之一：OLED显示面板、智能电话、平板计算机、电视机、显示器、笔记本计算机、数字相框、导航仪、以及具有显示功能的任何产品或部件。所述GOA电路包括在多级系列中级联在一起的两个以上的GOA单元和电容器，所述电容器连接在每下一级GOA单元的输出端之一与每当前级GOA单元的上拉节点之间，以将电压脉冲作为补偿耦合至当前级GOA单元的上拉节点处的电压电平，从而增强使用单个上拉节点来控制向与显示面板关联的对应的三条栅线输出三个栅极驱动信号的性能。
出于示意和描述目的已示出对本发明实施例的上述描述。其并非旨在穷举或将本发明限制为所公开的确切形式或示例性实施例。因此，上述描述应当被认为是示意性的而非限制性的。显然，许多修改和变形对于本领域技术人员而言将是显而易见的。选择和描述这些实施例是为了解释本发明的原理和其最佳方式的实际应用，从而使得本领域技术人员能够理解本发明适用于特定用途或所构思的实施方式的各种实施例及各种变型。本发明的范围旨在由所附权利要求及其等同形式限定，其中除非另有说明，否则所有术语以其最宽的合理意义解释。因此，术语“发明”、“本发明”等不一定将权利范围限制为具体实施例，并且对本发明示例性实施例的参考不隐含对本发明的限制，并且不应推断出这种限制。本发明仅由随附权利要求的精神和范围限定。此外，这些权利要求可涉及使用跟随有名词或元素的“第一”、“第二”等术语。这种术语应当理解为一种命名方式而非意在对由这种命名方式修饰的元素的数量进行限制，除非给出具体数量。所描述的任何优点和益处不一定适用于本发明的全部实施例。应当认识到的是，本领域技术人员在不脱离随附权利要求所限定的本发明的范围的情况下可以对所描述的实施例进行变化。此外，本公开中没有元件和组件是意在贡献给公众的，无论该元件或组件是否明确地记载在随附权利要求中。

Claims (20)

1.一种显示面板的阵列上栅极驱动器(GOA)电路，包括：
第一GOA单元，其具有单元电路结构，所述单元电路结构包括上拉节点，所述上拉节点公共地耦接至三个或更多个输出晶体管，以控制分别向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端分别连接至与所述显示面板关联的第一组的三条或更多条栅线；
第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与所述第一GOA单元级联并且构造为控制分别向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端分别连接至与所述显示面板关联的第二组的三条或更多条栅线；和
电容器，其连接在所述第二GOA单元的第二组的三个输出端中的一个输出端与所述第一GOA单元的所述上拉节点之间。
2.根据权利要求1所述的GOA电路，其中，所述单元电路结构包括：多个晶体管，其构造为将所述上拉节点充电至第一电压电平；所述多个晶体管包括：所述三个或更多个输出晶体管，其具有对应的三个或更多个栅极和三个或更多个漏极，所述三个或更多个栅极公共地耦接至所述上拉节点，所述三个或更多个漏极实质上在所述上拉节点被充电至所述第一电压电平的同时分别地被提供有第一组的三个或更多个时钟信号；所述第一电压电平足够高以允许所述第一组的三个或更多个时钟信号分别传递至所述三个或更多个输出晶体管的三个或更多个源极。
3.根据权利要求2所述的GOA电路，其中，所述第一组的三个或更多个时钟信号包括：第一时钟信号，其具有第一脉冲上升沿和第一脉冲下降沿；第二时钟信号，其具有与所述第一脉冲上升沿同时上升的第二脉冲上升沿和所述第一脉冲下降沿后第一延迟时间时的第二脉冲下降沿；第三时钟信号，其具有与所述第一脉冲上升沿同时上升的第三脉冲上升沿和所述第二脉冲下降沿后第二延迟时间时的第三脉冲下降沿。
4.根据权利要求3所述的GOA电路，其中，所述三个或更多个输出晶体管的三个或更多个源极分别连接至所述第一组的三个或更多个输出端以输出所述第一组的三个或更多个时钟信号作为所述第一组的三个或更多个栅极驱动信号。
5.根据权利要求3所述的GOA电路，其中，所述上拉节点处的所述第一电压电平在施加至所述三个或更多个输出晶体管中的第一输出晶体管的所述第一时钟信号关断时在所述第一脉冲下降沿的时间处降至第二电压电平，在施加至所述三个或更多个输出晶体管中的第二输出晶体管的所述第二时钟信号关断时在所述第二脉冲下降沿的时间处进一步降至第三电压电平，并且在施加至所述三个或更多个输出晶体管中的第三输出晶体管的所述第三时钟信号关断时在所述第三脉冲下降沿的时间处再次降至第四电压电平。
6.根据权利要求5所述的GOA电路，其中，所述上拉节点被施加补偿信号，该补偿信号经由与所述第二GOA单元的所述第二组的三个或更多个输出端中的一个输出端连接的所述电容器耦合自所述第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号，所述补偿信号包括：抬高脉冲上升沿，其与所述第一脉冲下降沿实质上同时出现，用于将所述第二电压电平抬高，以在所述第一延迟时间期间将所述第一GOA单元的所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第一输出晶体管从导通状态到关断状态的放电时间。
7.根据权利要求6所述的GOA电路，其中，由于所述第二电压电平被抬高，所述第三电压电平随后被抬高，以在所述第二延迟时间期间将所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第二输出晶体管从导通状态到关断状态的放电时间；由于所述第二电压电平被抬高，所述第四电压电平随后被抬高，以减少所述三个或更多个输出晶体管中的所述第三输出晶体管从导通状态到关断状态的放电时间。
8.根据权利要求6所述的GOA电路，其中，所述第二GOA单元构造为实质上与所述抬高脉冲上升沿同时地接收第二组的三个或更多个时钟信号，所述第二组的三个或更多个时钟信号分别被施加至所述第二GOA单元的所述三个或更多个输出晶体管的三个或更多个漏极，以作为所述第二组的三个或更多个栅极驱动信号输出至所述第二组的三个或更多个输出端。
9.根据权利要求8所述的GOA电路，所述补偿信号耦合自所述第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号，该一个栅极驱动信号源自所述第二组的三个或更多个时钟信号中的具有作为所述抬高脉冲上升沿的脉冲上升沿的第一时钟信号。
10.根据权利要求1所述的GOA电路，其中，所述第二GOA单元是紧接所述第一GOA单元的下一个GOA单元。
11.根据权利要求1所述的GOA电路，其中，所述第二GOA单元是紧接所述第一GOA单元的下一个GOA单元之后的GOA单元。
12.一种驱动显示面板的阵列上栅极驱动器(GOA)电路的方法，其中，所述GOA电路包括：
第一GOA单元，其包括单元电路结构，所述单元电路结构具有上拉节点，其公共地耦接至三个或更多个输出晶体管，以控制向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端连接至与所述显示面板关联的第一组的三条或更多条栅线；
第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构构造为控制向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端连接至与所述显示面板关联的第二组的三条或更多条栅线；和
电容器，其连接在所述第二GOA单元的所述第二组的三个输出端中的一个输出端与所述第一GOA单元的所述上拉节点之间；
所述方法包括：
经由所述电容器从所述第二GOA单元的所述第二组的三个或更多个输出端中的一个输出端向所述第一GOA单元的所述上拉节点传递补偿信号。
13.根据权利要求12所述的方法，还包括：分别将第一组的三个或更多个时钟信号同时施加至所述三个或更多个输出晶体管的三个或更多个漏极，从而使所述上拉节点自举至第一电压电平。
14.根据权利要求13所述的方法，其中，所述第一组的三个或更多个时钟信号包括：第一时钟信号，其具有第一脉冲上升沿和第一脉冲下降沿；第二时钟信号，其具有与所述第一脉冲上升沿同时上升的第二脉冲上升沿和所述第一脉冲下降沿后第一延迟时间时的第二脉冲下降沿；第三时钟信号，其具有与所述第一脉冲上升沿同时上升的第三脉冲上升沿和所述第二脉冲下降沿后第二延迟时间时的第三脉冲下降沿。
15.根据权利要求14所述的方法，其中，所述使上拉节点自举至所述第一电压电平包括：将所述第一电压电平充分抬高以导通所述三个或更多个输出晶体管，从而分别将所述第一组的三个或更多个时钟信号分别传递至所述三个或更多个输出晶体管的三个或更多个源极，并且将所述第一组的三个或更多个时钟信号在所述第一脉冲上升沿的时间处作为所述第一组的三个或更多个栅极驱动信号输出至所述第一组的三个或更多个输出端。
16.根据权利要求15所述的方法，其中，所述上拉节点处的所述第一电压电平在施加至所述三个或更多个输出晶体管中的第一输出晶体管的所述第一时钟信号关断时在所述第一脉冲下降沿的时间处降至第二电压电平，在施加至所述三个或更多个输出晶体管中的第二输出晶体管的所述第二时钟信号关断时在所述第二脉冲下降沿的时间处进一步降至第三电压电平，并且在施加至所述三个或更多个输出晶体管中的第三输出晶体管的所述第三时钟信号关断时在所述第三脉冲下降沿的时间处再次降至第四电压电平。
17.根据权利要求16所述的方法，还包括：与所述第一脉冲下降沿实质上同时地将第二组的三个或更多个时钟信号分别施加至所述第二GOA单元，并且将所述第二组的三个或更多个时钟信号作为所述第二组的三个或更多个栅极驱动信号输出至所述第二组的三个或更多个输出端。
18.根据权利要求17所述的方法，其中，传递补偿信号包括：经由所述电容器将所述第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号作为所述补偿信号耦合至所述第一GOA单元的所述上拉节点；通过所述补偿信号抬高所述第二电压电平，以在所述第一延迟时间期间将所述第一GOA单元中的所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第一输出晶体管从导通状态到关断状态的放电时间。
19.根据权利要求18所述的方法，还包括：由于所述第二电压电平被抬高而抬高所述第三电压电平，以在所述第二延迟时间期间将所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第二输出晶体管从导通状态到关断状态的放电时间；以及，随后将所述第四电压电平抬高，以减少所述三个或更多个输出晶体管中的所述第三输出晶体管从导通状态到关断状态的放电时间。
20.一种显示设备,包括显示面板和权利要求1至11中任一项所述的GOA电路。
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