CN111108694B - 多通道无源互调数字抵消电路 - Google Patents

多通道无源互调数字抵消电路 Download PDF

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Abstract

本发明公开了一种多通道PIM数字抵消电路，包括：第一移频变速率模块、第二移频变速率模块、第一转换电路、第二转换电路、双工器、第二发射双工器、通道合路器、第三转换电路、级联滤波电路、PIM抵消器、反馈电路和第一加法器。其中，级联滤波电路对发射信号通过数字域下行链路、数模转换器和模拟域下行链路后产生的时延差、相位差等通道响应进行补偿；级联滤波电路模拟多通道PIM数字抵消电路中的双工器的群时延不平坦特性；级联滤波器拟合多通道PIM数字抵消电路中的通道合路器的S参数，对通道合路器的合路过程在数字域进行精确拟合，最终使本发明产生能够抵消在包含通道合路器多发射、接收中射频***的PIM干扰信号的信号。

Description

多通道无源互调数字抵消电路
技术领域
本申请涉及无源互调抵消领域，特别涉及一种多通道无源互调数字抵消电路
背景技术
在频分双工(Frequency Division Duplexing，FDD)制式多载波基站通信***中，在多载波、大发射带宽场景下，天馈***会因为坏件、螺钉松动、震动等原因产生无源互调(Passive Inter Modulation，PIM)干扰信号，当PIM干扰信号的频点落在接收频段内，会对接收信号频谱重合或扩展，严重影响基站***接收灵敏度，进而影响网络上行吞吐率。
基于上述问题，在现有技术中，提出了一种PIM抵消器。该PIM抵消器能够对落入接收频段的PIM干扰信号在数字域上进行非线性建模并抵消。但是对含有通道合路器，如电桥、V网络结构等多发射、接收中射频***的PIM干扰信号是无法抵消的。
发明内容
本发明实施例公开了一种多通道无源互调数字抵消电路，可解决对含有电桥、V网络结构等形式的合路器的多发射、接收中射频***的PIM干扰信号是无法抵消的问题。
第一方面，本发明实施例提供了一种多通道PIM数字抵消电路，包括：
第一移频变速率模块、第二移频变速率模块、第一转换电路、第二转换电路、双工器、第二发射双工器、通道合路器、第三转换电路、级联滤波电路、PIM抵消器、反馈电路和第一加法器；
所述第一移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第一输入端口，所述第一移频变速率模块的输出端口与所述第一转换电路的输入端口相连接，所述第一转换电路的输出端口与所述双工器的第一输入端口相连接，所述双工器的第一输出端口与所述通道合路器的第一输入输出端口相连接；
所述第二移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第二输入端口，所述第二移频变速率模块的输出端口与所述第二转换电路的输入端口相连接，所述第二转换电路的输出端口与所述第二发射双工器的输入端口相连接，所述第二发射双工器的输出端口与所述通道合路器的第二输入输出端口相连接；
所述级联滤波模块的第一输入端口与所述第一移频变速率模块的输出端口相连接，所述级联滤波模块的第二输入端口与所述第二移频变速率模块的输出端口相连接，所述级联滤波模块的第一输出端口和所述第二输出端口均与所述PIM抵消器的输入端口相连接，所述PIM抵消器的输出端口与所述第一加法器的第一输入端口相连接；
所述通道合路器的第一输入输出端口与所述双工器的第二输入端口相连接，所述双工器的第二输出端口与所述第三转换电路的输入端口相连接，所述第三转换电路的输出端口与所述第一加法器的第二输入端口相连接，所述第一加法器的输出端口为所述多通道PIM数字抵消电路的输出端口。
在一种可行的实施例中，所述级联滤波电路包括：
第一通道滤波器、第二通道滤波器、第一均衡滤波器、第二均衡滤波器、第一线性滤波器、第二线性滤波器、第三线性滤波器、第四线性滤波器、第二加法器和第三加法器；
所述第一通道滤波器的输入端口和所述第二通道滤波器的输入端口分别为所述级联滤波电路的第一输入端口和第二输入端口，所述第一通道滤波器的输出端口与所述第一均衡滤波器的输入端口相连接，所述第二通道滤波器的输出端口与所述第二均衡滤波器的输入端口相连接；
所述第一均衡滤波器的输出端口与所述第一线性滤波器的输入端口和所述第二线性滤波器的输入端口相连接，所述第二均衡滤波器的输出端口与所述第三线性滤波器的输入端口和所述第四线性滤波器的输入端口相连接；
所述第一线性滤波器的输出端口与所述第三线性滤波器的输出端口分别与所述第二加法器的第一输入端口和第二输入端口相连接，所述第二线性滤波器的输出端口与所述第四线性滤波器的输出端口分别与所述第三加法器的第一输入端口和第二输入端口相连接；
所述第二加法器的输出端口和所述第三加法器的输出端口分别为所述级联滤波电路的第一输出端口和第二输出端口。
在一种可行的实施例中，所述第一转换电路包括：
第一数字域下行链路、第一数模转换器和第一模拟域下行链路；
所述第一数字域下行链路的输入端口为所述第一转换电路的输入端口，所述第一数字域下行链路的输出端口与所述第一数模转换器的输入端口相连接，所述第一数模转换器的输出端口与所述第一模拟域下行链路的输入端口相连接，所述第一模拟域下行链路的输出端口为所述第一转换电路的输出端口。
在一种可行的实施例中，所述第二转换电路包括：
第二数字域下行链路、第二数模转换器和第二模拟域下行链路；
所述第二数字域下行链路的输入端口为所述第二转换电路的输入端口，所述第二数字域下行链路的输出端口与所述第二数模转换器的输入端口相连接，所述第二数模转换器的输出端口与所述第二模拟域下行链路的输入端口相连接，所述第二模拟域下行链路的输出端口为所述第二转换电路的输出端口。
在一种可行的实施例中，所述双工器包括：
第一发射双工器和接收双工器；
所述第一发射双工器的输入端口为所述双工器的第一输入端口，所述第一发射双工器的输出端口为所述双工器的第一输出端口；
所述接收双工器的输入端口为所述双工器的第二输入端口，所述接收双工器的输出端口为所述双工器的第二输出端口。
在一种可行的实施例中，第三转换电路包括：
第一模数转换电路和模拟域上行链路；
所述模拟域上行链路的输入端口为所述第三转换电路的输入端口，所述模拟域上行链路的输出端口与第一模数转换器的输入端口相连接，所述第一模数转换器的输出端口为所述第三转换电路的输出端口。
在一种可行的实施例中，所述反馈电路包括：
合路器、第二模数转换器、数字域反馈链路和第三存储器；
所述合路器的输入端口为所述反馈电路的输入端口，所述合路器的输出端口与所述第二模数转换器的输入端口相连接；
所述第二模数转换器的输出端口与所述数字域反馈链路的输入端口相连接，所述数字域反馈链路的输出端口与所述第三存储器的输入端口相连接。
在一种可行的实施例中，所述多通道PIM数字抵消电路还包括第一数据数据采集节点U0、第二数据采集节点U1和第三数据采集节点S0；
所述第一数据采集节点U0位于所述第一移频变速率模块的输出端口处，所述第二数据采集节点U1位于所述第二移频变速率模块的输出端口处，所述第三数据采集节点S0位于所述第二数字域下行链路的输出端口处。
在一种可行的实施例中，所述多通道PIM数字抵消电路还包括第一耦合节点P0和第二耦合节点P1；
所述第一耦合节点P0与所述第一发射双工器的输出端口相连接，所述第二耦合节点P1与所述第二发射双工器的输出端口相连接。
在一种可行的实施例中，所述多通道PIM数字抵消电路还包括第一存储器和第二存储器；
所述第一存储器的输入端口与所述第一移频变速率模块的输出端口相连接，所述第二存储器的输入端口与所述第二移频变速率模块的输出端口相连接。
在一种可行的实施例中，所述多通道PIM数字抵消电路还包括处理器，所述处理器包括第一处理器、第二处理器和第三处理器；
所述第一处理器的输出端口、第二存储器的输出端口和第三存储器的输出端口均与所述第一处理器的输入端口相连接，所述第一处理器的输出端口与所述第一通道滤波器的系数寄存器的输入端口和所述第二通道滤波器的系数寄存器的输入端口相连接；
所述第二处理器的输出端口与所述第一均衡滤波器的系数寄存器的输入端口和所述第二均衡滤波器的系数寄存器的输入端口相连接；
所述第三处理器的输出端口与所述第一线性滤波器的系数寄存器的输入端口、所述第二线性滤波器的系数寄存器的输入端口、所述第三线性滤波器的系数寄存器的输入端口和所述第四线性滤波器的系数寄存器的输入端口相连接。
在一种可行的实施例中，所述第一处理器，用于将从所述第一数据采集节点U0采集的数据存储到所述第一存储器中；
所述第一处理器，还用于将从所述第二数据采集节点U1采集的数据存储到所述第二存储器中；
所述第一处理器，还用于将从所述第三数据采集节点S0采集的数据存储到所述第三存储器中。
在一种可行的实施例中，所述第一处理器还用于：
从所述第一存储器中获取从所述第一数据采集节点U0采集的数据，从所述第二存储器中获取从所述第二数据采集节点U1采集的数据，从所述第三存储器中获取从所述第三数据采集节点S0采集的数据；
对所述从所述第一数据采集节点U0采集的数据、所述从所述第二数据采集节点U1采集的数据和所述从所述第三数据采集节点S0采集的数据进行线性插值拟合，以得到所述第一通道滤波器的滤波系数和所述第二通道滤波器的滤波系数；
将所述第一通道滤波器的滤波系数和所述第二通道滤波器的滤波系数分别下载到所述第一通道滤波器的系数寄存器和所述第二通道滤波器的系数寄存器中。
在一种可行的实施例中，所述第二处理器还用于：
获取所述双工器的S参数；
对所述双工器的S参数进行线性插值拟合，以得到所述第一均衡滤波器的滤波系数和所述第二均衡滤波器的滤波系数；
将所述第一均衡滤波器的滤波系数和所述第二均衡滤波器的滤波系数分别下载到所述第一均衡滤波器的系数寄存器和所述第二均衡滤波器的系数寄存器中。
在一种可行的实施例中，所述第三处理器还用于：
获取所述通道合路器的S参数；
对所述通道合路器的S参数进行线性插值拟合，以得到所述第一线性滤波器的滤波系数、所述第二线性滤波器的滤波系数、所述第三线性滤波器的滤波系数和所述第四线性滤波器的滤波系数；
将所述第一线性滤波器的滤波系数、所述第二线性滤波器的滤波系数、所述第三线性滤波器的滤波系数和所述第四线性滤波器的滤波系数分别下载到所述第一线性滤波器的系数寄存器、所述第二线性滤波器的系数寄存器、所述第三线性滤波器的系数寄存器和所述第四线性滤波器的系数寄存器中。
可以看出，在本发明实施例的方案中，级联滤波电路中的通道滤波器对发射信号的在通过数字域下行链路、数模转换器和模拟域下行链路后产生的时延差、相位差等通道响应不一致性进行补偿；上述级联滤波电路中的均衡滤波器用来模拟多通道PIM数字抵消电路中的双工器的群时延不平坦特性；上述级联滤波器的线性滤波器拟合多通道PIM数字抵消电路中的通道合路器的S参数，对通道合路器的合路过程在数字域进行精确拟合，最终以使多通道PIM数字抵消电路产生能够抵消在包含通道合路器多发射、接收中射频***的PIM干扰信号的信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种多通道PIM数字抵消电路的结构示意图；
图2为本发明实施例提供的一种级联滤波电路的结构示意图；
图3为本发明实施例提供的一种多通道PIM数字抵消电路的局部结构示意图；
图4为本发明实施例提供的另一种多通道PIM数字抵消电路的结构示意图；
图5为本发明实施例提供的另一种级联滤波电路的结构示意图；
图6为本发明实施例提供的另一种多通道PIM数字抵消电路的局部结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
参见图1，图1为本发明实施例提供的一种多通道数字PIM抵消电路的结构示意图。如图1所示，该多通道PIM数字抵消电路包括：。
第一移频变速率模块101、第一存储器102、第一转换电路103、双工器104、通道合路器105、第二移频变速率模块106、第二存储器107、第二转换电路108、第二发射双工器109、级联滤波电路110、PIM抵消器111、第三转换电路112、反馈电路113和第一加法器114。
其中，上述第一移频变速率模块101的输入端口为上述多通道PIM数字抵消电路的第一输入端口，上述第一移频变速率模块101的输出端口与上述第一转换电路103的输入端口相连接，上述第一转换电路103的输出端口与上述双工器104中第一输入端口相连接，该双工器104的第一输出端口与上述通道合路器105的第一输入输出端口相连接。
具体地，上述第一转换电路103包括第一数字域下行链路1031、第一数模转换器1032和第一模拟域下行链路1033。上述第一数字域下行链路1031的输入端口为上述第一转换电路103的输入端口，上述第一数字域下行链路1031的输出端口与上述第一数模转换器1032的输入端口相连接，该第一数模转换器1032的输出端口与上述第一模拟域下行链路1033的输入端口相连接，该第一模拟域下行链路1033的输出端口为上述第一转换电路的输出端口。
具体地，上述双工器104包括第一发射双工器1041和接收双工器1042。该第一发射双工器的输入端口1041为上述双工器104的第一输入端口，上述第一发射双工器1041的输出端口为上述双工器104的第一输出端口，上述接收双工器1042的输入端口和输出端口分别为上述双工器104的第二输入端口和第二输出端口。
需要说明的是，对于上述第一发射双工器1041的输出端口与上述接收双工器1042的输入端口均连接在上述双工器104的共钉头上。从外部来看，上述双工器104有一个输入输出端口。该输入输出端口与上述通道合路器105的第一输入输出端口相连接。
上述第一转换电路的输出端口与上述双工器104的第一输入端口相连接具体为上述第一转换电路的输出端口与上述双工器104中的第一发射双工器1041的输入端口的相连接，该双工器104的第一输出端口与上述通道合路器105的第一输入输出端口相连接具体为该双工器104中的第一发射双工器1041的输出端口与上述通道合路器105的第一输入输出端口相连接。
其中，上述第二移频变速率模块106的输入端口为上述多通道PIM数字抵消电路的第二输入端口，上述第二移频变速率模块106的输出端口与上述第二转换电路108的输入端口相连接，上述第二转换电路108的输出端口与上述第二发射双工器109的输入端口相连接，该第二发射双工器109的输出端口与上述通道合路器105的第二输入输出端口相连接。
具体地，上述第二转换电路108包括第二数字域下行链路1081、第二数模转换器1082和第二模拟域下行链路1083。上述第二数字域下行链路1081的输入端口为上述第二转换电路108的输入端口，上述第二数字域下行链路1081的输出端口与上述第二数模转换器1082的输入端口相连接，该第二数模转换器1082的输出端口与上述第二模拟域下行链路1083的输入端口相连接，该第二模拟域下行链路1083的输出端口为上述第二转换电路108的输出端口。
其中，上述多通道PIM数字抵消电路还包括第一数据采集节点U0和第二数据采集节点U1。该第一数据采集节点U0与上述第一移频变速率模块101的输出端口相连接，上述第二数据采集节点U1与上述第二移频变速率模块106的输出端口相连接。上述级联滤波电路110的第一输入端口与上述第一数据采集节点U0相连接，该级联滤波电路110的第二输入端口与上述第二数据采集节点U1相连接，换句话说，上述级联滤波电路110的第一输入端口与上述第一移频变速率模块101的输出端口相连接，该级联滤波电路110的第二输入端口与上述第二移频变速率模块106的输出端口相连接。上述级联滤波电路110的第一输出端口与第二输出端口均与上述PIM抵消器111的输入端口相连接，上述PIM抵消器111的输出端口与上述第一加法器114的第一输入端口相连接。
进一步地，上述第一存储器102的输入端口与上述第一数据采集节点U0相连接，上述第二存储器107的输入端口与上述第一数据采集节点U1连接。换句话说，上述第一存储器102的输入端口与上述第一移频变速率模块101的输出端口相连接，上述第二存储器107的输入端口与上述第二移频变速率模块106的输出端口相连接。
上述通道合路器105的第一输入输出端口与上述双工器104的第二输入端口(即上述接收双工器1042的输入端口)相连接，上述双工器104的第二输出端口(即上述接收双工器1042的输出端口)与上述第三转换电路112的输入端口相连接，该第三转换电路112的输出端口与上述第一加法器114的第二输入端口相连接，该第一加法器114的输出端口为上述多通道PIM数字抵消电路的输出端口。
具体地，上述第三转换电路112包括第一模数转换器1121和模拟域上行链路1122。上述模拟域上行链路的输入端口为上述第三转换器电路的输入端口，该模拟域上行链路的输出端口与上述第一模数转换器的输入端口相连接，该第一模数转换器的输出端口为上述第三转换电路的输出端口。
其中，上述多通道PIM数字抵消电路还包括第一耦合节点P0和第二耦合节点P1。该第一耦合节点P0位于上述双工器104的第一输出端口(即上述第一发射双工器1041的输出端口)与上述通道合路器105的第一输入输出端口之间，上述第二耦合节点P1位于上述第二发射双工器109与上述通道合路器105的第二输入输出端口之间。上述第一耦合节点P0和上述第二耦合节点P1均与上述反馈电路113的输入端口相连接。
具体地，上述反馈电路113包括合路器1131、第二模数转换器1132、数字域反馈链路1133和第三存储器1134。上述合路器1131的输入端口为上述反馈电路114的输入端口，上述合路器1131的输出端口与上述第二模数转换器1132的输入端口相连接，上述第二模数转换器1132与上述数字域反馈链路1133的输入端口相连接，该数字域反馈链路1133的输出端口与上述第三存储器1134的输入端口相连接。
具体地，上述多通道PIM数字抵消电路的工作过程如下：
发送方向：第一发射信号Ch0通过上述第一移频变速率模块101的输入端口输入上述多通道PIM数字抵消电路。上述第一移频变速率模块101对上述第一发射信号Ch0分别先后进行移频、变速率和消波处理后，将处理后得到的第一发送信号传输至上述第一转换电路103中的第一数字域下行链路1031，该第一数字域下行链路1031对上述第一发送信号进行数字预失真、正交调制补偿(Quadrature Modulation Compensation，QMC)等处理，并将处理后得到的第二发送信号传输至上述第一数模转换器1032，上述第一数模转换器1032将上述第二发送信号从数字域转换到模拟域，换句话说，上述第一数模转换器1032将上述第二发送信号从数字信号转换为模拟信号，得到第三发送信号，并将该第三发送信号传输至上述第一模拟域下行链路1033。该第一模拟域下行链路1033对上述第三发送信号进行功放等处理，得到第四发送信号，并将该第四发送信号传输至上述第一发射双工器104，该第一发射双工器1041将上述第四发送信号传输至上述通道合路器105。
同理，第二发射信号Ch1通过上述第二移频变速率模块106的输入端口输入上述多通道PIM数字抵消电路。上述第二移频变速率模块106对上述第二发射信号Ch1分别先后进行移频、变速率和消波处理后，将处理后得到的第五发送信号传输至上述第二转换电路108中的第二数字域下行链路1081，该第二数字域下行链路1081对上述第六发送信号进行数字预失真、正交调制补偿(Quadrature Modulation Compensation，QMC)等处理，并将处理后得到的第六发送信号传输至上述第二数模转换器1082，上述第一数模转换器1082将上述第六发送信号从数字域转换到模拟域，换句话说，上述第二数模转换器1082将上述第六发送信号从数字信号转换为模拟信号，得到第七发送信号，并将该第七发送信号传输至上述第二模拟域下行链路1083。该第二模拟域下行链路1083对上述第七发送信号进行功放等处理，得到第八发送信号，并将该第八发送信号传输至上述第二发射双工器109，该第一发射双工器109将上述第八发送信号传输至上述通道耦合器105。
需要说明的是，上述QMC处理具体是对模拟正交调制(Analog QuadratureModulation，AQM)过程中的相偏、幅偏以及本振泄露进行补偿。该功能具体由QMC模块实现。
上述通道合路器105将上述第四发送信号和上述第八发送信号组合到一起，并送入天线口发射出去。
在上述第一耦合节点P0和上述第二耦合节点P1采集的信号分别为第四发送信号和第八发送信号。上述第四发送信号和上述第八发送信号传输至上述反馈电路113的输入端口(即上述合路器1131的输入端口)后，该合路器1131将上述第四发送信号和第八发送信号进行叠加得到第一处理信号，即该第一处理信号＝第四发送信号+第八发送信号。上述第二模数转换器1132将上述第一处理信号从模拟域转换到数字域，即将该第一处理信号从模拟信号转换为数字信号，得到第二处理信号，上述第二数字域下行链路对该第二处理信号进行移频和变速率处理后，得到第三处理信号，并将该第三处理信号存储至上述第三存储器1134中。
上述级联滤波电路110的第一输入端口和第二输入端口分别输入上述第一发送信号和上述第五发送信号后，上述级联滤波电路110根据上述第一发送信号和第二发送信号从其第一输出端口和第二端口分别输出第一滤波信号和第二滤波信号。上述PIM抵消器111的输入端口输入上述第一滤波信号和第二滤波信号后，该PIM抵消器111根据该第一滤波信号和第二滤波信号生成PIM抵消信号，并从其输出端口输出。
其中，上述多通道PIM数字抵消电路还包括处理器。上述第一移频变速率模块101输出第一发送信号后，上述处理器将该第一发送信号存储到上述第一存储器102中，即上述处理器从上述第一数据采集节点U0采集的数据存储到上述第一存储器102中。同理，上述第二移频变速率模块106输出第五发送信号后，上述处理器将该第五发送信息存储到上述第二存储器107中，即上述处理器从上述第二数据采集节点U1采集到的数据存储到上述第二存储器107中。
需要说明的是，上述第一存储器102、第二存储器107和第三存储器1134可为随机存取存储器(Random Access Memory，RAM)。上述第一存储器102、第二存储器107和第三存储器1134为不同的RAM。
接收方向：上述通道合路器105的天线接收到第一接收信号后，将该第一接收信号传输至上述接收双工器1042，该接收双工器1042将上述第一接收信号传输至上述模拟域上行链路1122，该模拟域上行链路对上述第一接收信号进行低噪放、滤波等处理，得到第二接收信号。上述第一模数转换器1032将该第二接收信息从模拟域转换到数字域即将上述第二接收信号从模拟信号转换为数字信号，得到第三接收信号。
上述第一加法器114将上述第三接收信号与上述PIM抵消器111产生的PIM抵消信号进行相减，得到校正后的信号，即校正后的信号＝第三接收信号-PIM抵消信号。
需要说明的是，上述第三接收信号可以看成上述第一发射信号Ch0加上PIM干扰信号，上述PIM抵消信号为上述多通道PIM数字抵消电路模拟出来的PIM干扰信号。上述第三接收信号减去上述PIM抵消信号可得到上述校正后的信号即上述第一发射信号Ch0。
下面具体介绍上述级联滤波电路的电路架构和工作原理。
参见图2，图2为本发明实施例提供的一种级联滤波电路的结构示意图。如图2所示，该电路110包括：第一通道滤波器1101、第二通道滤波器1102、第一均衡滤波器1103、第二均衡滤波器1104、第一线性滤波器1105、第二线性滤波器1106、第三线性滤波器1107、第四线性滤波器1108、第二加法器1109和第三加法器1110。
上述第一通道滤波器1101的输入端口和上述第二通道滤波器1102的输入端口分别为上述级联滤波电路110的第一输入端口和第二输端口，上述第一通道滤波器1101的输入端口与上述第一均衡滤波器1103的输入端口相连接，上述第二通道滤波器1102的输入端口与上述第二均衡滤波器1104的输入端口相连接。上述第一线性滤波器1105的输入端口和上述第二线性滤波器1106的输入端口均与上述第一均衡滤波器1103的输出端口相连接，上述第三线性滤波器1107的输入端口和上述第四线性滤波器1108的输入端口均与上述第二均衡滤波器1104的输出端口相连接。上述第一线性滤波器1105的输出端口和上述第三线性滤波器1107的输出端口分别与上述第二加法器1109的第一输入端口和第二输入端口相连接，上述第二线性滤波器1106的输出端口和上述第四线性滤波器1108的输出端口分别与上述第三加法器1110的第一输入端口和第二输入端口相连接。上述第二加法器1109的输出端口和上述第三加法器1110的输出端口分别为上述级联滤波电路110的第一输出端口和第二输出端口。
上述第一处理信号U0输入上述第一通道滤波器1101后，该第一通道滤波器1101输出第三滤波信号F1；上述第二处理信号U1输入上述第二通道滤波器1102后，该第二通过滤波器1102输出第四滤波信号F2。其中，
Figure GPA0000286131920000111
且FIR_CH0和FIR_CH1分别为上述第一通道滤波器1101的滤波系数和上述第二通道滤波器1102的滤波系数。上述第三滤波信号F1输入上述第一均衡滤波器1103后，该第一均衡滤波器1103输出第五滤波信号F3；上述第四滤波信号F2输入上述第二均衡滤波器1104后，该第二通过滤波器1104输出第四滤波信号F4。其中，
Figure GPA0000286131920000112
且DUP_EQ1和DUP_EQ2分别为上述第一均衡滤波器1103的滤波系数和上述第二均衡滤波器1104的滤波系数。上述第五滤波信号F3输入上述第一线性滤波器1105和上述第二线性滤波器1106后，该第一线性滤波器1105和第二线性滤波器1106分别输出第七滤波信号F5和第八滤波信号F6；上述第六滤波信号F4输入上述第三线性滤波器1107和上述第四线性滤波器1108后，该第三线性滤波器1107和第四线性滤波器1108分别输出第九滤波信号F7和第十滤波信号F8。其中，
Figure GPA0000286131920000113
Figure GPA0000286131920000114
且该HB_FIR1、HB_FIR2、HB_FIR3和HB_FIR4分别为上述第一线性滤波器1105的滤波系数、第二线性滤波器1106的滤波系数、第三线性滤波器1107的滤波系数和第四线性滤波器1108的滤波系数。上述第七滤波信号F5和第九滤波信号F7分别通过上述第二加法器1109的第一输入端口和第二输入端口输入上述第二加法器1109后，该第二加法器1109输出第一滤波信号TX0；上述第八滤波信号F6和第十滤波信号F8分别通过上述第三加法器1110的第一输入端口和第二输入端口输入上述第三加法器1110后，该第三加法器1110输出上述第二滤波信号TX1。其中，TX0＝F5+F7，TX1＝F6+F8。
需要指出的是，上述
Figure GPA0000286131920000115
为卷积运算符。
需要说明的是，上述第一通道滤波器1101和上述第二通道滤波器1102补偿上述第一发射信号Ch0和上述第二发射信号Ch1在经过不同的通道产生的时延差、相位差等通道响应的不一致性，以使PIM抵消器111输入的第一滤波信号和第二滤波信号分别与通道合路器输入的第一第四发送信号和第八发送信号的特性保持一致。上述第一均衡滤波器1103和上述第二均衡滤波器1104用来模拟上述发射双工器的群时延不平坦特性。上述四组线性滤波器用来模拟上述多通道合路器105的合路关系和过程。
下面具体介绍上述处理器与上述多通道PIM数字抵消电路其他部分的连接关系和处理器的工作过程。
如图3所示，上述多通道PIM数字抵消电路还包括处理器115，该处理器115包括第一处理器1151，第二处理器1152和第三处理器1153。
上述第一存储器102的输出端口、上述第二存储器107的输出端口和上述第三存储器1134的输出端口均与上述第一处理器1151的输入端口相连接，上述第一通道滤波器的系数寄存器1101的输入端口和上述第二通道滤波器的系数寄存器1102的输入端口均与上述第一处理器1151的输出端口相连接。上述第一均衡滤波器的系数寄存器1103的输入端口和上述第二均衡滤波器的系数寄存器1104的输入端口均与上述第二处理器1152的输出端口相连接，上述第一线性滤波器的系数寄存器1105的输入端口、上述第二线性滤波器的系数寄存器1106的输入端口、上述第三线性滤波器的系数寄存器1107的输入端口和上述第四线性滤波器的系数寄存器1108的输入端口均与上述第三处理器1153的输出端口相连接。
上述第一处理器1151从上述第一存储器102中获取上述第一发送信号，从上述第二存储器107中获取上述第五发送信号，从上述第三存储器1134中获取上述第三处理信号。上述第一处理器1151根据上述第一发送信号、第五发送信号和第三处理信号进行LS线性插值拟合，以获取上述第一通道滤波器1101的滤波系数FIR_CH0和上述第二通道滤波器1102的滤波系数FIR_CH1。上述第一处理器获1151取FIR_CH0和FIR_CH1后，该第一处理器1151将FIR_CH0和FIR_CH1分别下载到上述第一通道滤波器的系数寄存器1101和第二通道滤波器的系数寄存器1102中。
上述级联滤波电路110中的第一均衡滤波器1103和第二均衡滤波器1104在进行工作之前，上述第二处理器1152对上述双工器104(包括第一发射双工器1041和接收双工器1042)进行发射信号和接收信号测试，以得到两组群时延参数或者该双工器104的S参数。当得到的数据为双工器S参数时，上述第二处理器1152将上述双工器的S参数转换为群时延参数。上述第二处理器1152根据上述两组群时延参数进行LS线性插值拟合，以得到上述第一均衡滤波器的滤波系数DUP_EQ1和上述第二均衡滤波器的滤波系数DUP_EQ2。上述第二处理器获1152获取DUP_EQ1和DUP_EQ2后，该第二处理器1152将DUP_EQ1和DUP_EQ2分别下载到上述第一均衡滤波器的系数寄存器1103和第二均衡滤波器的系数寄存器1104中。
上述第三处理器1153在上述通道合路器105工作之前，该第三处理器1153对该通道合路器进行测试，以得到该通道合路器的S参数。然后上述第三处理器1153根据该S参数得到信号从P0到H0、P0到H1、P1到H0、P1到H1的频率响应信息(此处参见图1所示)。上述第三处理器1153采用四组线性滤波器(包括第一线性滤波器1105、第二线性滤波器1106、第三线性滤波器1107和第四线性滤波器1108)分别对上面四路响应进行线性插值拟合，得到四组线性滤波器的滤波系数：HB_FIR1、HB_FIR2、HB_FIR3和HB_FIR4。上述第三处理器将该HB_FIR1、HB_FIR2、HB_FIR3和HB_FIR4这四个滤波系数分别下载到第一线性滤波器的系数寄存器1105、第二线性滤波器的系数寄存器1106、第三线性滤波器的系数寄存器1107和第四线性滤波器的系数寄存器1108中。
需要说明的是，上述第一处理器1151、第二处理器1152和第三处理器1153可均为DSP芯片，且上述第一处理器1151、第二处理器1152和第三处理器1153可为同一块DSP芯片，也可为不同的DSP芯片。
需要指出的是，上述图1-图3所述的多通道PIM数字抵消电路中的通道合路器为电桥。
可以看出，在本发明实施例的方案中，级联滤波电路中的通道滤波器对发射信号的在通过数字域下行链路、数模转换器和模拟域下行链路后产生的时延差、相位差等通道响应不一致性进行补偿；上述级联滤波电路中的均衡滤波器用来模拟多通道PIM数字抵消电路中的双工器的群时延不平坦特性；上述级联滤波器的线性滤波器拟合多通道PIM数字抵消电路中的通道合路器的S参数，对通道合路器的合路过程在数字域进行精确拟合，最终以使多通道PIM数字抵消电路产生能够抵消在包含通道合路器多发射、接收中射频***的PIM干扰信号的信号。
在一种可行的实施例中，当上述多通道PIM数字抵消电路中的通道合路器为V网络结构的合路器时，如图4所示。图4为本发明实施例提供的一种多通道PIM数字抵消电路的结构示意图。如图4所示，上述电路包括：
第一移频变速率模块401、第一存储器402、第一转换电路403、双工器404、通道合路器405、第二移频变速率模块406、第二存储器407、第二转换电路408、第二发射双工器409、级联滤波电路410、PIM抵消器411、第三转换电路412、反馈电路413和第一加法器414。
需要说明的是，上述多通道PIM数字抵消电路中除了通道合路器405和级联滤波电路410之外，其他电路或者模块的连接关系及功能的相关描述可参见上述图1所示实施例的相关描述，在此不再赘述。
上述通道合路器410的第一输入输出端口与上述双工器404的第一输出端口(即第一发射双工器4041的输出端口)和第二输入端口(即接收双工器4042的输入端口)相连接，该通道合路器410的第二输入输出端口与上述第二发射双工器409的输出端口相连接。该通道合路器还包括N个天线，上述通道合路器的第输入输出一端口和第二输入输出端口均与该N个天线相连接。
上述第一发射双工器输出的信号通过该通道合路器的N个天线发射出去，且上述第二发射双工器输出的信号也是通过上述通道合路器的N个天线发射出去。
下面介绍上述级联滤波电路的结构和工作原理。
参见图5，图5为本发明实施例提供的一种级联滤波电路的结构示意图。如图5所示，该级联滤波电路包括：第一通道滤波器、第二通道滤波器、第一均衡滤波器、第二均衡滤波器、N个线性滤波器和N/2个加法器。该N个线性滤波器依次为线性滤波器1、线性滤波器2、线性滤波器3、线性滤波器4、线性滤波器5、线性滤波器6......线性滤波器N-1和线性滤波器N，并且分别编号为1、2、3、4、5、6......N-1和N。上述N/2个加法器依次为加法器1、加法器2、加法器3......加法器N/2，并且分别编号为1、2、3......N/2。其中，上述N为大于2的偶数。
上述第一通道滤波器的输入端口和上述第二通道滤波器的输入端口分别为上述级联滤波电路的第一输入端口和第二输入端口。上述第一通道滤波器的输出端口与上述第一均衡滤波器的输入端口相连接，上述第二通道滤波器的输出端口与上述第二均衡滤波器的输入端口相连接。上述第一均衡滤波器的输出端口与上述N个线性滤波器中编号为奇数的线路滤波器的输入端口相连接，上述第二均衡滤波器的输出端口与上述N个线性滤波器中编号为偶数的线性滤波器的输入端口相连接。
上述N个线性滤波器中每两个线性滤波器的输出端口(包括线性滤波器i的输出端口和线性滤波器j的输出端口)与加法器m的第一输入端口和第二输入端口相连接。其中，上述线性滤波器i的编号i和上述线性滤波器j的编号j满足的关系为：j与i之差为1且j大于2且小于或者等于N/2的偶数，i为大于0且小于N/2的奇数。上述加法器m的编号m＝j/2。上述N/2个加法器的输出端口为上述级联滤波电路的输出端口。
上述第一处理信号U0输入上述第一通道滤波器后，该第一通道滤波器输出第一滤波信号F1；上述第二处理信号U1输入上述第二通道滤波器后，该第二通过滤波器输出第二滤波信号F2。其中，
Figure GPA0000286131920000131
且FIR_CH0和FIR_CH1分别为上述第一通道滤波器的滤波系数和上述第二通道滤波器的滤波系数。上述第一滤波信号F1输入上述第一均衡滤波器后，该第一均衡滤波器输出第三滤波信号F3；上述第二滤波信号F2输入上述第二均衡滤波器后，该第二通过滤波器输出第四滤波信号F4。其中，
Figure GPA0000286131920000141
且DUP_EQ1和DUP_EQ2分别为上述第一均衡滤波器的滤波系数和上述第二均衡滤波器的滤波系数。
上述第三滤波信号F3通过上述N个线性滤波器中的编号为奇数的线性滤波器后，该N个线性滤波器中编号为奇数的线性滤波器分别输出第一线性滤波信号S1、S3、S5......S(N-1)。上述第四滤波信号F4通过上述N个线性滤波器中编号为偶数的线性滤波器后，该N个线性滤波器中编号为偶数的线性滤波器分别输出第一线性滤波信号S2、S4、S6......SN。其中，上述
Figure GPA0000286131920000142
Figure GPA0000286131920000143
Figure GPA0000286131920000144
且HB_FIR1、HB_FIR3、HB_FIR5......HB_FIR(N-1)分别为上述N个线性滤波器中编号为奇数的线性滤波器，HB_FIR2、HB_FIR4、HB_FIR6......HB_FIRN分别为上述N个线性滤波器中编号为奇数的线性滤波器。
上述第一线性滤波信号S1、S2、S3、S4、S5、S6......S(N-1)和SN输入到上述N/2个加法器后，得到N/2个第二线性滤波信号TX1、TX2、TX3......TX(N/2)。其中，TX1＝S1+S2、TX2＝S3+S4、TX3＝S5+S6......TX(N/2)＝S(N-1)+SN。
如图6所示，上述多通道PIM数字抵消电路还包括处理器，该处理器包括第一处理器，第二处理器和第三处理器。
上述第一存储器的输出端口、上述第二存储器的输出端口和上述第三存储器的输出端口均与上述第一处理器的输入端口相连接，上述第一通道滤波器的系数寄存器的输入端口和上述第二通道滤波器的系数寄存器的输入端口均与上述第一处理器的输出端口相连接。上述第一均衡滤波器的系数寄存器的输入端口和上述第二均衡滤波器的系数寄存器的输入端口均与上述第二处理器的输出端口相连接，上述N组线性滤波器的系数寄存器的输入端口均与上述第三处理器的输出端口相连接。
上述第一处理器从上述第一存储器中获取上述第一发送信号，从上述第二存储器中获取上述第五发送信号，从上述第三存储器中获取上述第三处理信号。上述第一处理器根据上述第一发送信号、第五发送信号和第三处理信号进行LS线性插值拟合，以获取上述第一通道滤波器的滤波系数FIR_CH0和上述第二通道滤波器的滤波系数FIR_CH1。上述第一处理器获取FIR_CH0和FIR_CH1后，该第一处理器将FIR_CH0和FIR_CH1分别下载到上述第一通道滤波器的系数寄存器和第二通道滤波器的系数寄存器中。
上述级联滤波电路中的第一均衡滤波器和第二均衡滤波器在进行工作之前，上述第二处理器对上述双工器(包括第一发射双工器和接收双工器)进行发射信号和接收信号测试，以得到两组群时延参数或者该双工器的S参数。当得到的数据为双工器S参数时，上述第二处理器将上述双工器的S参数转换为群时延参数。上述第二处理器根据上述两组群时延参数进行LS线性插值拟合，以得到上述第一均衡滤波器的滤波系数DUP_EQ1和上述第二均衡滤波器的滤波系数DUP_EQ2。上述第二处理器1152获取DUP_EQ1和DUP_EQ2后，该第二处理器将DUP_EQ1和DUP_EQ2分别下载到上述第一均衡滤波器的系数寄存器和第二均衡滤波器的系数寄存器中。
上述第三处理器在上述V网络结构的合路器工作之前，该第三处理器对该通道合路器进行测试，以得到该V网络结构的合路器的S参数。然后上述第三处理器根据该S参数得到信号从P0到H0、P0到H1、P0到H2......P0到H(M-1)、P1到H0、P1到H1、P1到H2......P1到H(M-1)的频率响应信息(此处参见图4所示)，M＝N/2。上述第三处理器采用N组线性滤波器分别对上面N路响应进行线性插值拟合，得到N组线性滤波器的滤波系数：HB_FIR1、HB_FIR2、HB_FIR3......HB_FIRN。上述第三处理器将该N个滤波系数分别下载到N组线性滤波器的系数寄存器中。
需要说明的是，上述第一通道滤波器和上述第二通道滤波器补偿上述第一发射信号Ch0和上述第二发射信号Ch1在经过不同的通道产生的时延差、相位差等通道响应的不一致性，以使PIM抵消器输入的第一滤波信号和第二滤波信号分别与通道合路器输入的第一第四发送信号和第八发送信号的特性保持一致。上述第一均衡滤波器和上述第二均衡滤波器用来模拟上述发射双工器的群时延不平坦特性。上述N组线性滤波器用来模拟上述V网络结构的合路器的合路关系和过程。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上上述，本说明书内容不应理解为对本发明的限制。

Claims (14)

1.一种多通道无源互调PIM数字抵消电路，其特征在于，包括：
第一移频变速率模块、第二移频变速率模块、第一转换电路、第二转换电路、双工器、第二发射双工器、通道合路器、第三转换电路、级联滤波电路、PIM抵消器、反馈电路和第一加法器；
所述第一移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第一输入端口，所述第一移频变速率模块的输出端口与所述第一转换电路的输入端口相连接，所述第一转换电路的输出端口与所述双工器的第一输入端口相连接，所述双工器的第一输出端口与所述通道合路器的第一输入输出端口相连接；
所述第二移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第二输入端口，所述第二移频变速率模块的输出端口与所述第二转换电路的输入端口相连接，所述第二转换电路的输出端口与所述第二发射双工器的输入端口相连接，所述第二发射双工器的输出端口与所述通道合路器的第二输入输出端口相连接；
所述级联滤波模块的第一输入端口与所述第一移频变速率模块的输出端口相连接，所述级联滤波模块的第二输入端口与所述第二移频变速率模块的输出端口相连接，所述级联滤波模块的第一输出端口和所述第二输出端口均与所述PIM抵消器输入端口相连接，所述PIM抵消器的输出端口与所述第一加法器的第一输入端口相连接；
所述通道合路器的第一输入输出端口与所述双工器的第二输入端口相连接，所述双工器的第二输出端口与所述第三转换电路的输入端口相连接，所述第三转换电路的输出端口与所述第一加法器的第二输入端口相连接，所述第一加法器的输出端口为所述多通道PIM数字抵消电路的输出端口；
其中，所述第一转换电路包括：第一数字域下行链路、第一数模转换器和第一模拟域下行链路；所述第一数字域下行链路的输入端口为所述第一转换电路的输入端口，所述第一数字域下行链路的输出端口与所述第一数模转换器的输入端口相连接，所述第一数模转换器的输出端口与所述第一模拟域下行链路的输入端口相连接，所述第一模拟域下行链路的输出端口为所述第一转换电路的输出端口；
或者，所述第二转换电路包括：第二数字域下行链路、第二数模转换器和第二模拟域下行链路；所述第二数字域下行链路的输入端口为所述第二转换电路的输入端口，所述第二数字域下行链路的输出端口与所述第二数模转换器的输入端口相连接，所述第二数模转换器的输出端口与所述第二模拟域下行链路的输入端口相连接，所述第二模拟域下行链路的输出端口为所述第二转换电路的输出端口；
或者，第三转换电路包括：第一模数转换电路和模拟域上行链路；所述模拟域上行链路的输入端口为所述第三转换电路的输入端口，所述模拟域上行链路的输出端口与第一模数转换器的输入端口相连接，所述第一模数转换器的输出端口为所述第三转换电路的输出端口。
2.根据权利要求1所述的电路，其特征在于，所述级联滤波电路包括：
第一通道滤波器、第二通道滤波器、第一均衡滤波器、第二均衡滤波器、第一线性滤波器、第二线性滤波器、第三线性滤波器、第四线性滤波器、第二加法器和第三加法器；
所述第一通道滤波器的输入端口和所述第二通道滤波器的输入端口分别为所述级联滤波电路的第一输入端口和第二输入端口，所述第一通道滤波器的输出端口与所述第一均衡滤波器的输入端口相连接，所述第二通道滤波器的输出端口与所述第二均衡滤波器的输入端口相连接；
所述第一均衡滤波器的输出端口与所述第一线性滤波器的输入端口和所述第二线性滤波器的输入端口相连接，所述第二均衡滤波器的输出端口与所述第三线性滤波器的输入端口和所述第四线性滤波器的输入端口相连接；
所述第一线性滤波器的输出端口与所述第三线性滤波器的输出端口分别与所述第二加法器的第一输入端口和第二输入端口相连接，所述第二线性滤波器的输出端口与所述第四线性滤波器的输出端口分别与所述第三加法器的第一输入端口和第二输入端口相连接；
所述第二加法器的输出端口和所述第三加法器的输出端口分别为所述级联滤波电路的第一输出端口和第二输出端口。
3.根据权利要求1所述的电路，其特征在于，所述双工器包括：
第一发射双工器和接收双工器；
所述第一发射双工器的输入端口为所述双工器的第一输入端口，所述第一发射双工器的输出端口为所述双工器的第一输出端口；
所述接收双工器的输入端口为所述双工器的第二输入端口，所述接收双工器的输出端口为所述双工器的第二输出端口。
4.根据权利要求1所述的电路，其特征在于，所述反馈电路包括：
合路器、第二模数转换器、数字域反馈链路和第三存储器；
所述合路器的输入端口为所述反馈电路的输入端口，所述合路器的输出端口与所述第二模数转换器的输入端口相连接；
所述第二模数转换器的输出端口与所述数字域反馈链路的输入端口相连接，所述数字域反馈链路的输出端口与所述第三存储器的输入端口相连接。
5.根据权利要求1所述的电路，其特征在于，所述多通道PIM数字抵消电路还包括第一数据数据采集节点U0、第二数据采集节点U1和第三数据采集节点S0；
所述第一数据采集节点U0位于所述第一移频变速率模块的输出端口处，所述第二数据采集节点U1位于所述第二移频变速率模块的输出端口处，所述第三数据采集节点S0位于所述第二数字域下行链路的输出端口处。
6.根据权利要求3所述的电路，其特征在于，所述多通道PIM数字抵消电路还包括第一耦合节点P0和第二耦合节点P1；
所述第一耦合节点P0与所述第一发射双工器的输出端口相连接，所述第二耦合节点P1与所述第二发射双工器的输出端口相连接。
7.根据权利要求2所述的电路，其特征在于，所述多通道PIM数字抵消电路还包括第一存储器和第二存储器；
所述第一存储器的输入端口与所述第一移频变速率模块的输出端口相连接，所述第二存储器的输入端口与所述第二移频变速率模块的输出端口相连接。
8.根据权利要求7所述的电路，其特征在于，所述多通道PIM数字抵消电路还包括处理器，所述处理器包括第一处理器、第二处理器和第三处理器；
所述第一处理器的输出端口、第二存储器的输出端口和第三存储器的输出端口均与所述第一处理器的输入端口相连接，所述第一处理器的输出端口与所述第一通道滤波器的系数寄存器的输入端口和所述第二通道滤波器的系数寄存器的输入端口相连接；
所述第二处理器的输出端口与所述第一均衡滤波器的系数寄存器的输入端口和所述第二均衡滤波器的系数寄存器的输入端口相连接；
所述第三处理器的输出端口与所述第一线性滤波器的系数寄存器的输入端口、所述第二线性滤波器的系数寄存器的输入端口、所述第三线性滤波器的系数寄存器的输入端口和所述第四线性滤波器的系数寄存器的输入端口相连接。
9.根据权利要求8所述的电路，其特征在于，
所述多通道PIM数字抵消电路还包括第一数据数据采集节点U0、第二数据采集节点U1和第三数据采集节点S0；
所述第一数据采集节点U0位于所述第一移频变速率模块的输出端口处，所述第二数据采集节点U1位于所述第二移频变速率模块的输出端口处，所述第三数据采集节点S0位于所述第二数字域下行链路的输出端口处；
所述第一处理器，用于将从所述第一数据采集节点U0采集的数据存储到所述第一存储器中；
所述第一处理器，还用于将从所述第二数据采集节点U1采集的数据存储到所述第二存储器中；
所述第一处理器，还用于将从所述第三数据采集节点S0采集的数据存储到所述第三存储器中。
10.根据权利要求9所述电路，其特征在于，所述第一处理器还用于：
从所述第一存储器中获取从所述第一数据采集节点U0采集的数据，从所述第二存储器中获取从所述第二数据采集节点U1采集的数据，从所述第三存储器中获取从所述第三数据采集节点S0采集的数据；
对所述从所述第一数据采集节点U0采集的数据、所述从所述第二数据采集节点U1采集的数据和所述从所述第三数据采集节点S0采集的数据进行线性插值拟合，以得到所述第一通道滤波器的滤波系数和所述第二通道滤波器的滤波系数；
将所述第一通道滤波器的滤波系数和所述第二通道滤波器的滤波系数分别下载到所述第一通道滤波器的系数寄存器和所述第二通道滤波器的系数寄存器中。
11.根据权利要求9所述的电路，其特征在于，所述第二处理器还用于：
获取所述双工器的S参数；
对所述双工器的S参数进行线性插值拟合，以得到所述第一均衡滤波器的滤波系数和所述第二均衡滤波器的滤波系数；
将所述第一均衡滤波器的滤波系数和所述第二均衡滤波器的滤波系数分别下载到所述第一均衡滤波器的系数寄存器和所述第二均衡滤波器的系数寄存器中。
12.根据权利要求9所述电路，其特征在于，所述第三处理器还用于：
获取所述通道合路器的S参数；
对所述通道合路器的S参数进行线性插值拟合，以得到所述第一线性滤波器的滤波系数、所述第二线性滤波器的滤波系数、所述第三线性滤波器的滤波系数和所述第四线性滤波器的滤波系数；
将所述第一线性滤波器的滤波系数、所述第二线性滤波器的滤波系数、所述第三线性滤波器的滤波系数和所述第四线性滤波器的滤波系数分别下载到所述第一线性滤波器的系数寄存器、所述第二线性滤波器的系数寄存器、所述第三线性滤波器的系数寄存器和所述第四线性滤波器的系数寄存器中。
13.一种多通道无源互调PIM数字抵消电路，其特征在于，包括：
第一移频变速率模块、第二移频变速率模块、第一转换电路、第二转换电路、双工器、第二发射双工器、通道合路器、第三转换电路、级联滤波电路、PIM抵消器、反馈电路和第一加法器；
所述第一移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第一输入端口，所述第一移频变速率模块的输出端口与所述第一转换电路的输入端口相连接，所述第一转换电路的输出端口与所述双工器的第一输入端口相连接，所述双工器的第一输出端口与所述通道合路器的第一输入输出端口相连接；
所述第二移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第二输入端口，所述第二移频变速率模块的输出端口与所述第二转换电路的输入端口相连接，所述第二转换电路的输出端口与所述第二发射双工器的输入端口相连接，所述第二发射双工器的输出端口与所述通道合路器的第二输入输出端口相连接；
所述级联滤波模块的第一输入端口与所述第一移频变速率模块的输出端口相连接，所述级联滤波模块的第二输入端口与所述第二移频变速率模块的输出端口相连接，所述级联滤波模块的第一输出端口和所述第二输出端口均与所述PIM抵消器输入端口相连接，所述PIM抵消器的输出端口与所述第一加法器的第一输入端口相连接；
所述通道合路器的第一输入输出端口与所述双工器的第二输入端口相连接，所述双工器的第二输出端口与所述第三转换电路的输入端口相连接，所述第三转换电路的输出端口与所述第一加法器的第二输入端口相连接，所述第一加法器的输出端口为所述多通道PIM数字抵消电路的输出端口；
所述反馈电路包括：
合路器、第二模数转换器、数字域反馈链路和第三存储器；
所述合路器的输入端口为所述反馈电路的输入端口，所述合路器的输出端口与所述第二模数转换器的输入端口相连接；
所述第二模数转换器的输出端口与所述数字域反馈链路的输入端口相连接，所述数字域反馈链路的输出端口与所述第三存储器的输入端口相连接。
14.一种多通道无源互调PIM数字抵消电路，其特征在于，包括：
第一移频变速率模块、第二移频变速率模块、第一转换电路、第二转换电路、双工器、第二发射双工器、通道合路器、第三转换电路、级联滤波电路、PIM抵消器、反馈电路和第一加法器；
所述第一移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第一输入端口，所述第一移频变速率模块的输出端口与所述第一转换电路的输入端口相连接，所述第一转换电路的输出端口与所述双工器的第一输入端口相连接，所述双工器的第一输出端口与所述通道合路器的第一输入输出端口相连接；
所述第二移频变速率模块的输入端口作为所述多通道PIM数字抵消电路的第二输入端口，所述第二移频变速率模块的输出端口与所述第二转换电路的输入端口相连接，所述第二转换电路的输出端口与所述第二发射双工器的输入端口相连接，所述第二发射双工器的输出端口与所述通道合路器的第二输入输出端口相连接；
所述级联滤波模块的第一输入端口与所述第一移频变速率模块的输出端口相连接，所述级联滤波模块的第二输入端口与所述第二移频变速率模块的输出端口相连接，所述级联滤波模块的第一输出端口和所述第二输出端口均与所述PIM抵消器输入端口相连接，所述PIM抵消器的输出端口与所述第一加法器的第一输入端口相连接；
所述通道合路器的第一输入输出端口与所述双工器的第二输入端口相连接，所述双工器的第二输出端口与所述第三转换电路的输入端口相连接，所述第三转换电路的输出端口与所述第一加法器的第二输入端口相连接，所述第一加法器的输出端口为所述多通道PIM数字抵消电路的输出端口；
其中，所述多通道PIM数字抵消电路还包括第一存储器和第二存储器；所述第一存储器的输入端口与所述第一移频变速率模块的输出端口相连接，所述第二存储器的输入端口与所述第二移频变速率模块的输出端口相连接。
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