CN111106828A - 一种通信***时钟分配管理电路 - Google Patents

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Abstract

本发明公开了一种通信***时钟分配管理电路，其包括：基础时钟分配管理电路和二次时钟分配管理电路，晶振时钟基准传送至基础时钟分配管理电路，经第一时钟扇出模块扇出多路时钟信号，分别供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块；进入二次时钟分配电路的二次时钟参考信号经锁相环模块频率合成后由第二时钟扇出模块扇出多路时钟信号，每路时钟信号由外置分频器DIV生成高速采样信号，分别供给外部信号处理装置。本发明提出两级时钟分配管理方案，将时钟分配管理电路分为基础时钟分配管理电路和二次时钟分配管理电路，提高时钟信号的质量，进而优化通信***的性能指标。

Description

一种通信***时钟分配管理电路
技术领域
本发明属于信号处理技术领域，涉及一种通信***时钟分配管理电路。
背景技术
时钟分配管理电路在通信***电路中占有重要地位，主要用于射频收发通道的本振频率合成、二次时钟信号合成、高速ADC量化采样、高速DAC信号成形以及数字信号处理参考基准。同时时钟电路信号较强，又是产生电磁辐射的主要来源，是数字、模拟射频综合电路的设计重点，其EMC设计好坏直接影响到高速ADC采样信噪比SNR、高速DAC成形输出杂散、调制解调电路中锁相环频率合成信号的相位噪声等参数。时钟分配管理电路是通信***电路设计的核心，时钟信号的质量直接决定了通信***的性能指标。
发明内容
(一)发明目的
本发明的目的是：提供一种通信***时钟分配管理电路，提高通信***的性能指标。
(二)技术方案
为了解决上述技术问题，本发明提供通信***时钟分配管理电路，其包括：基础时钟分配管理电路和二次时钟分配管理电路，晶振时钟基准传送至基础时钟分配管理电路，经第一时钟扇出模块扇出多路时钟信号，分别供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块；进入二次时钟分配电路的二次时钟参考信号经锁相环模块频率合成后由第二时钟扇出模块扇出多路时钟信号，每路时钟信号由外置分频器DIV生成高速采样信号，分别供给外部信号处理装置。
其中，所述晶振时钟基准为恒温晶振或温补晶振。
其中，所述第一时钟扇出模块扇出六路时钟信号，其中三路供给DSP、FPGA、ARM作为***工作时钟，两路供给射频发射和接收模块作为射频发射本振和射频接收本振，一路供给二次时钟分配电路作为二次时钟参考。
其中，所述基础时钟分配管理电路还包括六路CMOS信号，分别将第一时钟扇出模块扇出的六路时钟信号转换为CMOS信号，以供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块。
其中，所述二次时钟分配管理电路中，锁相环模块包括R分频器、鉴相器、N分频器、滤波器和压控振荡器，二次时钟参考信号输入R分频器，R分频器分频后传送至鉴相器，鉴相器、压控振荡器、N分频器、滤波器依次连接形成回路，经由压控振荡器输出频率合成时钟信号。
其中，所述第二时钟扇出模块扇出四路时钟信号，分别由四路外置分频器DIV生成高速采样信号，分别供给ADC采样时钟、DAC成形时钟、FPGA和FPGA的SerDes接口辅助时钟。
其中，所述DAC成形时钟是ADC采样时钟的整数倍。
(三)有益效果
上述技术方案所提供的通信***时钟分配管理电路，提出两级时钟分配管理方案，将时钟分配管理电路分为基础时钟分配管理电路和二次时钟分配管理电路，提高时钟信号的质量，进而优化通信***的性能指标。
附图说明
图1为通信***时钟分配管理电路原理图。
具体实施方式
为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
参照图1所示，本发明通信***时钟分配管理电路包括基础时钟分配管理电路和二次时钟分配管理电路，晶振时钟基准传送至基础时钟分配管理电路，经第一时钟扇出模块扇出多路时钟信号，分别供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块；进入二次时钟分配电路的二次时钟参考信号经锁相环模块频率合成后由第二时钟扇出模块扇出多路时钟信号，每路时钟信号由外置分频器DIV生成高速采样信号，分别供给外部信号处理装置。
其中，晶振时钟基准一般为恒温晶振或温补晶振。第一时钟扇出模块扇出六路时钟信号，其中三路供给DSP、FPGA、ARM作为***工作时钟，两路供给射频发射和接收模块作为射频发射本振和射频接收本振，一路供给二次时钟分配电路作为二次时钟参考。
基础时钟分配管理电路还包括六路CMOS信号，分别将第一时钟扇出模块扇出的六路时钟信号转换为CMOS信号，以供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块。
二次时钟分配管理电路中，锁相环模块包括R分频器、鉴相器、N分频器、滤波器和压控振荡器，二次时钟参考信号输入R分频器，R分频器分频后传送至鉴相器，鉴相器、压控振荡器、N分频器、滤波器依次连接形成回路，经由压控振荡器输出频率合成时钟信号。
第二时钟扇出模块扇出四路时钟信号，分别由四路外置分频器DIV生成高速采样信号，分别供给ADC采样时钟、DAC成形时钟、FPGA和FPGA的SerDes接口辅助时钟；其中，DAC成形时钟是ADC采样时钟的整数倍，该部分的时钟一般为LVDS信号。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种通信***时钟分配管理电路，其特征在于，包括：基础时钟分配管理电路和二次时钟分配管理电路，晶振时钟基准传送至基础时钟分配管理电路，经第一时钟扇出模块扇出多路时钟信号，分别供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块；进入二次时钟分配电路的二次时钟参考信号经锁相环模块频率合成后由第二时钟扇出模块扇出多路时钟信号，每路时钟信号由外置分频器DIV生成高速采样信号，分别供给外部信号处理装置。
2.如权利要求1所述的通信***时钟分配管理电路，其特征在于，所述晶振时钟基准为恒温晶振或温补晶振。
3.如权利要求2所述的通信***时钟分配管理电路，其特征在于，所述第一时钟扇出模块扇出六路时钟信号，其中三路供给DSP、FPGA、ARM作为***工作时钟，两路供给射频发射和接收模块作为射频发射本振和射频接收本振，一路供给二次时钟分配电路作为二次时钟参考。
4.如权利要求3所述的通信***时钟分配管理电路，其特征在于，所述基础时钟分配管理电路还包括六路CMOS信号，分别将第一时钟扇出模块扇出的六路时钟信号转换为CMOS信号，以供给二次时钟分配电路、核心处理器芯片、射频发射和接收模块。
5.如权利要求4所述的通信***时钟分配管理电路，其特征在于，所述二次时钟分配管理电路中，锁相环模块包括R分频器、鉴相器、N分频器、滤波器和压控振荡器，二次时钟参考信号输入R分频器，R分频器分频后传送至鉴相器，鉴相器、压控振荡器、N分频器、滤波器依次连接形成回路，经由压控振荡器输出频率合成时钟信号。
6.如权利要求5所述的通信***时钟分配管理电路，其特征在于，所述第二时钟扇出模块扇出四路时钟信号，分别由四路外置分频器DIV生成高速采样信号，分别供给ADC采样时钟、DAC成形时钟、FPGA和FPGA的SerDes接口辅助时钟。
7.如权利要求6所述的通信***时钟分配管理电路，其特征在于，所述DAC成形时钟是ADC采样时钟的整数倍。
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