CN111095585B - 压电器件以及压电器件的制造方法 - Google Patents

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Abstract

压电器件具备：至少一部分能够弯曲振动且极化状态相同的压电单晶体(10)、配置在压电单晶体(10)的上表面上的上部电极(22)、配置在压电单晶体(10)的下表面上的下部电极(21)、和配置在压电单晶体(10)的下方的支承基板(40)，设置有从支承基板(40)的下表面朝向压电单晶体(10)的下表面上的凹部(141)。

Description

压电器件以及压电器件的制造方法
技术领域
本发明涉及压电器件以及压电器件的制造方法。
背景技术
一直在对用于时钟用振荡器、压电蜂鸣器等的、具有单压电晶片(unimorph)构造、双压电晶片(bimorph)构造的振子进行开发。单压电晶片构造是压电体和非压电体或不被施加电压的压电体的层叠构造。在压电体的上部配置上部电极，在压电体的下部配置下部电极。若使用上部电极以及下部电极对压电体施加电压，则压电体欲在面内方向上进行伸缩。但是，因为非压电体或不被施加电压的压电体不进行伸缩，所以单压电晶片构造进行弯曲振动。双压电晶片构造是两层的压电体的层叠构造。在两层的压电体之间，有时夹着被称为垫片的金属板等弹性板。若对两层的压电体施加电压，则一个压电体在面内方向上伸长，另一个压电体欲在面内方向上收缩，因此两层的压电体作为整体进行弯曲。压电体例如由氮化铝(AlN)以及锆钛酸铅(PZT)等构成(例如，参照专利文献1、2)。压电体例如使用蒸镀法、溅射法、激光烧蚀法、以及化学蒸镀(CVD)法等形成在下部电极上。
在先技术文献
专利文献
专利文献1：日本专利第4404218号公报
专利文献2：日本专利第6132022号公报
发明内容
发明要解决的课题
要求可靠性更高的压电器件。本发明是鉴于这样的情形而完成的，其目的之一在于，提供一种可靠性高的压电器件以及压电器件的制造方法。
用于解决课题的手段
本发明的一个方面涉及的压电器件具备：压电单晶体，至少一部分能够弯曲振动且极化状态相同；上部电极，配置在压电单晶体的上表面上；下部电极，配置在压电单晶体的下表面上；和支承基板，配置在压电单晶体的下方，设置有从支承基板的下表面朝向压电单晶体的下表面上的凹部。
此外，本发明的一个方面涉及的压电单晶体的至少一部分能够弯曲振动的压电器件的制造方法包括：准备极化状态相同的压电单晶体；在压电单晶体的下表面上形成下部电极；在压电单晶体的上表面上形成上部电极；在压电单晶体的下方配置支承基板；和设置从支承基板的下表面朝向压电单晶体的下表面上的凹部。
发明效果
根据本发明，能够提供一种可靠性高的压电器件以及压电器件的制造方法。
附图说明
图1是示出第1实施方式涉及的压电器件的顶视立体图。
图2是示出从图1的II-II方向观察的、第1实施方式涉及的压电器件的示意性立体图。
图3是示出第1实施方式涉及的压电器件的底视立体图。
图4是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图5是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图6是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图7是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图8是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图9是示出第1实施方式涉及的压电器件的制造方法的示意性剖视图。
图10是示出现有技术涉及的压电器件的示意性剖视图。
图11是示出第2实施方式涉及的压电器件的示意性剖视图。
图12是示出第2实施方式涉及的压电器件的制造方法的示意性剖视图。
图13是示出第2实施方式涉及的压电器件的制造方法的示意性剖视图。
图14是示出第2实施方式涉及的压电器件的制造方法的示意性剖视图。
图15是示出第2实施方式涉及的压电器件的制造方法的示意性剖视图。
图16是示出第3实施方式涉及的压电器件的示意性剖视图。
图17是示出第3实施方式涉及的压电器件的制造方法的示意性剖视图。
图18是示出第3实施方式涉及的压电器件的制造方法的示意性剖视图。
图19是示出第3实施方式涉及的压电器件的制造方法的示意性剖视图。
图20是示出第3实施方式涉及的压电器件的制造方法的示意性剖视图。
图21是示出第3实施方式涉及的压电器件的制造方法的示意性剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在以下的附图的记载中，对于相同或类似的部分，用相同或类似的附图标记进行表示。不过，附图是示意性的。因此，具体的尺寸等应对照以下的说明进行判断。此外，在附图彼此之间，当然也会包含彼此的尺寸的关系、比率不同的部分。
[第1实施方式]
如作为顶视立体图的图1、作为从图1的II-II方向观察的示意性剖视图的图2、以及作为底视立体图的图3所示，第1实施方式涉及的压电器件具备：压电单晶体10，至少一部分能够弯曲振动且极化状态相同；上部电极22，配置在压电单晶体10的上表面上；下部电极21，配置在压电单晶体10的下表面上；和支承基板40，配置在压电单晶体10的下方。在压电器件设置有从支承基板40的下表面朝向压电单晶体10的下表面上的凹部141。
第1实施方式涉及的压电器件也可以还具备配置在压电单晶体10的下表面以及下部电极21的下表面上的非晶质层30。支承基板40也可以配置在非晶质层30的下表面上。
压电单晶体10例如由钽酸锂(LT)以及铌酸锂(LN)等单晶构成。关于压电单晶体10，遍及下方有下部电极21的部分和下方没有下部电极21的部分，膜质均匀，在膜内，极化(取向)状态相同。压电单晶体10的上表面以及下表面除了为了形成引出电极、器件等而加工的部分以外，是干坦且平滑的，没有台阶、锥形构造。
下部电极21以及上部电极22例如由铂(Pt)以及金(Au)等导电材料构成。下部电极21以及上部电极22能够对压电单晶体10施加电压。下部电极21配置为埋入到非晶质层30。非晶质层30由氧化硅等绝缘材料构成。非晶质层30也可以为隔热材料。
支承基板40是具备处理层(handle layer)41、配置在处理层41上的埋入氧化膜42、以及配置在埋入氧化膜42上的活性层43的绝缘体上硅(SOI)基板。非晶质层30的下表面和SOI基板的活性层43的上表面接合。
可以从凹部141的底面142露出埋入氧化膜42，也可以露出活性层43，还可以露出非晶质层30，还可以露出压电单晶体10以及下部电极21。
在第1实施方式中，从上方观察，至少上部电极22、压电单晶体10、以及下部电极21重叠的部分作为弯曲振动膜而发挥功能。若从下部电极21以及上部电极22对压电单晶体10施加电压，则压电单晶体10欲在面内方向上伸缩，但是至少上部电极22以及下部电极21不进行伸缩，因此弯曲振动膜上下进行弯曲振动。
根据设置在压电器件的凹部141的底面的位置，弯曲振动膜可以还包含非晶质层30的至少一部分。此外，弯曲振动膜可以还包含非晶质层30的至少一部分以及活性层43的至少一部分。或者，弯曲振动膜可以还包含非晶质层30的至少一部分、活性层43的至少一部分以及氧化膜42的至少一部分。优选地，在该弯曲振动膜进行弯曲振动时，弯曲振动膜内的应力中性面存在于压电单晶体10之外。
在从凹部141的底面露出了非晶质层30的情况下，优选对非晶质层30的厚度进行设定，使得在弯曲振动膜进行弯曲振动时，应力中性面处于非晶质层30内，不处于压电单晶体10内。
在从凹部141的底面露出了活性层43的情况下，优选对非晶质层30和活性层43的合计厚度进行设定，使得在弯曲振动膜进行弯曲振动时，应力中性面处于非晶质层30或者活性层43内，不处于压电单晶体10内。
在从凹部141的底面露出了埋入氧化膜42的情况下，优选对非晶质层30、活性层43以及埋入氧化膜42的合计厚度进行设定，使得在弯曲振动膜进行弯曲振动时，应力中性面处于非晶质层30、活性层43或者埋入氧化膜42内，不处于压电单晶体10内。
其次，对第1实施方式涉及的压电器件的制造方法进行说明。
如图4所示，准备由钽酸锂(LT)以及铌酸锂(LN)等构成的基板状的压电单晶体15，在压电单晶体15的平滑且平坦的下表面上对由铂(Pt)以及金(Au)等导电材料构成的导电膜进行成膜。将导电膜图案化为给定的形状，在压电单晶体15的下表面上形成下部电极21。另外，也可以是，在压电单晶体15的下表面上形成由钛(Ti)以及铬(Cr)等金属构成的密接层，然后，在密接层上对导电膜进行成膜。
如图5所示，在压电单晶体15的下表面上以及下部电极21的下表面上形成由二氧化硅(SiO2)等构成的非晶质层30。由此，下部电极21配置在非晶质层30内。然后，对非晶质层30的下表面进行化学机械研磨(CMP)，使非晶质层30的下表面平滑。
如图6所示，作为支承基板40，准备具备处理层41、配置在处理层41上的埋入氧化膜42、以及配置在埋入氧化膜42上的活性层43的SOI基板。其次，如图7所示，将SOI基板的活性层43的上表面和非晶质层30的下表面直接接合。然后，如图8所示，将基板状的压电单晶体15从上表面侧进行研磨而薄化，将压电单晶体10做成为膜。设定压电单晶体10的厚度，使得在施加了电压时产生所希望的伸缩。
如图9所示，在压电单晶体10的上表面上对由铂(Pt)以及金(Au)等导电材料构成的导电膜进行成膜。将导电膜图案化为给定的形状，在压电单晶体10的平滑且平坦的上表面上形成上部电极22。另外，也可以是，在压电单晶体10的上表面上形成由钛(Ti)以及铬(Cr)等金属构成的密接层，然后，在密接层上对导电膜进行成膜。其次，可选地，也可以将SOI基板的活性层43、非晶质层30以及压电单晶体10的一部分通过蚀刻法等除去而图案化为所希望的形状。
从SOI基板的处理层41的下表面的一部分朝向压电单晶体10的下表面上，通过深度反应性离子蚀刻(Deep RIE)等形成图2所示的凹部141。可以对SOI基板进行蚀刻直到从凹部141的底面142露出埋入氧化膜42的下表面为止，也可以对SOI基板进行蚀刻直到露出活性层43的下表面为止，还可以对SOI基板进行蚀刻直到露出非晶质层30为止。或者，也可以对SOI基板和非晶质层30进行蚀刻直到露出压电单晶体10以及下部电极21为止。优选对凹部141的深度进行设定，使得在弯曲振动膜进行弯曲振动时，弯曲振动膜内的应力中性面存在于压电单晶体10之外。例如，通过包含以上的工序的制造方法，可得到第1实施方式涉及的压电器件。
以往，在制造具备弯曲振动膜的压电器件时，如图10所示，在支承基板240上形成非晶质膜230，在非晶质膜230上形成下部电极221，然后，例如使用蒸镀法、溅射法、激光烧蚀法、以及化学蒸镀(CVD)法等形成由氮化铝(AlN)以及锆钛酸铅(PZT)等构成的压电膜210，在压电膜210上形成上部电极222，然后，在支承基板240设置凹部341。因而，在下部电极221的端部，在压电膜210形成台阶、锥形构造。此外，在压电膜210的下方有下部电极221的部分和压电膜210的下方没有下部电极221的部分，极化(取向)状态可能不同。
在图10所示的以往的压电器件中，压电膜210的膜质不均匀，压电膜210进行弯曲振动时，有时振动特性变得不稳定。此外，由于压电膜210的膜质不均匀，因此在压电膜210的膜内产生应力分布，有时在压电膜210产生裂纹。或者，在形成于压电膜210的台阶、锥形构造中产生应力分布，有时在压电膜210产生裂纹。进而，在形成了下部电极221之后需要压电膜210的极化处理，此外，在晶界产生应力分布，可能产生裂纹、泄漏。
相对于此，在图1至图3所示的第1实施方式涉及的压电器件中，在压电单晶体10未形成台阶、锥形构造。此外，在压电单晶体10的下方有下部电极21的部分和压电单晶体10的下方没有下部电极21的部分，极化(取向)状态相同。因而，在第1实施方式涉及的压电器件中，压电单晶体10的膜质均匀，在弯曲振动膜进行弯曲振动时，能够得到稳定的振动特性。此外，压电单晶体10的膜质均匀，且在压电单晶体10没有台阶、锥形构造，因此在压电单晶体10难以产生应力分布，在压电单晶体10不易产生裂纹。进而，在形成上部电极22以及下部电极21之前压电单晶体15被进行极化处理，因此无需在形成上部电极22以及下部电极21之后进行压电单晶体15的极化处理。此外，由于没有晶界，因此也不会在晶界产生应力。因此，根据第1实施方式，能够提供可靠性高的压电器件以及压电器件的制造方法。
此外，在第1实施方式涉及的压电器件中，在非晶质层30由隔热材料构成的情况下，可抑制热从支承基板40传递到压电单晶体10，能够抑制热电效应所引起的噪声。
[第2实施方式]
在第2实施方式以后，省略关于与第1实施方式共同的事项的记述，仅对不同点进行说明。特别是，关于基于同样的结构的同样的作用效果，不在每个实施方式中逐次提及。第2实施方式涉及的压电器件如图11所示，支承基板50为硅基板。在第2实施方式涉及的压电器件设置有从支承基板50的下表面朝向压电单晶体10的下表面上的凹部151。从凹部151的底面152露出了非晶质层30。
在第2实施方式中也是，若从下部电极21以及上部电极22对压电单晶体10施加电压，则压电单晶体10欲在面内方向上进行伸缩，但是上部电极22、下部电极21、以及非晶质层30不进行伸缩，因此弯曲振动膜上下进行弯曲振动。优选对非晶质层30的厚度进行设定，使得在弯曲振动膜进行弯曲振动时，应力中性面处于非晶质层30内，不处于压电单晶体10内。
其次，对第2实施方式涉及的压电器件的制造方法进行说明。
与第1实施方式同样地，如图12所示，在基板状的压电单晶体15的下表面上形成下部电极21，进而，在压电单晶体15的下表面上以及下部电极21的下表面上形成非晶质层30。此外，作为支承基板50，准备硅基板。其次，如图13所示，将硅基板的上表面和非晶质层30的下表面直接接合。然后，如图14所示，将基板状的压电单晶体15从上表面侧进行研磨而薄化，做成为膜状。
如图15所示，在压电单晶体10的上表面上形成上部电极22。其次，从硅基板的下表面的一部分朝向压电单晶体10的下方，通过Deep RIE等形成将图11所示的非晶质层30的下表面作为底面152的凹部151。例如，通过包含以上的工序的制造方法，可得到第2实施方式涉及的压电器件。另外，可以在形成非晶质层30时，将非晶质层30的厚度没为此后形成的弯曲振动膜能够弯曲振动的厚度，也可以在形成凹部151时，将非晶质层30的厚度设为弯曲振动膜能够弯曲振动的厚度。
[第3实施方式]
如图16所示，第3实施方式涉及的压电器件还具备覆盖压电单晶体10的上表面以及上部电极22的支承膜70。作为支承膜70的材料，能够使用多晶硅、氮化硅、以及氮化铝等。在第3实施方式中，支承膜70也构成弯曲振动膜的一部分。像这样，能够将支承膜70配置为覆盖压电单晶体10的上表面，使支承膜70还具有作为针对外部气体的保护膜的功能。
在第3实施方式中，若从下部电极21以及上部电极22对压电单晶体10施加电压，则压电单晶体10欲在面内方向上进行伸缩，但是支承膜70、上部电极22、下部电极21、以及非晶质层30不进行伸缩，因此弯曲振动膜上下进行弯曲振动。优选对支承膜70的厚度进行设定，使得在弯曲振动膜进行弯曲振动时，应力中性面处于支承膜70内，不处于压电单晶体10内。
其次，对第3实施方式涉及的压电器件的制造方法进行说明。
与第1实施方式同样地，如图17所示，在基板状的压电单晶体15的下表面上形成下部电极21，进而，在压电单晶体15的下表面上以及下部电极21的下表面上形成非晶质层30。此外，作为支承基板50而准备硅基板。其次，如图18所示，将硅基板的上表面和非晶质层30的下表面直接接合。然后，如图19所示，将基板状的压电单晶体15从上表面侧进行研磨而薄化，做成为膜状。
如图20所示，在压电单晶体10的上表面上形成上部电极22。其次，如图21所示，形成对压电单晶体10的上表面以及上部电极22进行覆盖的支承膜70。可选地，也可以将非晶质层30、压电单晶体10以及支承膜70的一部分通过蚀刻法等除去而图案化为所希望的形状。其次，从硅基板的下表面的一部分朝向压电单晶体10的下方，通过Deep RIE等形成图16所示的将非晶质层30的下表面作为底面152的凹部151。另外，也可以将非晶质层30的一部分也除去，在凹部151的底面使下部电极21以及压电单晶体10的下表面露出。
根据第3实施方式涉及的压电器件的制造方法，在支承基板50与非晶质层30的接合、以及压电单晶体15的研磨工序之后形成支承膜70，因此压电器件的制造变得容易。此外，能够根据压电单晶体15的研磨状态来调整支承膜70的厚度。
如上所述，本发明的各实施方式涉及的压电器件以及压电器件的制造方法具有基于由上述的任一个或多个的组合构成的以下的例子的结构以及作用效果。
本实施方式涉及的压电器件具备：压电单晶体10，至少一部分能够弯曲振动且极化状态相同；上部电极22，配置在压电单晶体10的上表面上；下部电极21，配置在压电单晶体10的下表面上；和支承基板40，配置在压电单晶体10的下方。在压电器件设置有从支承基板40的下表面朝向压电单晶体10的下表面上的凹部141。
本实施方式涉及的压电器件由于压电单晶体10的极化状态相同，且在压电单晶体10没有晶界，因此在压电单晶体10不易产生应力分布，不易产生裂纹、泄漏。
在上述的压电器件中，也可以是，具备多层压电单晶体10，多层具备上层和下层，上部电极22配置在上层的压电单晶体的上表面上，下部电极21配置在下层的压电单晶体的下表面上，上层以及下层各自的压电单晶体的极化状态相同。
由此，通过双压电晶片构造，能够在弯曲振动中得到大的位移。
在上述的压电器件中，也可以是，下部电极21配置在压电单晶体10的平坦的下表面上。
由此，在压电单晶体10没有台阶、锥形构造，因此在压电单晶体10不易产生应力分布，不易产生裂纹、泄漏。
在上述的压电器件中，也可以还具备配置在支承基板40的上方且压电单晶体10的下方的非晶质层30。非晶质层30也可以由隔热材料构成。上述的压电器件也可以还具备配置在非晶质层30的下方的支承基板40。在上述的压电器件中，也可以设置有从支承基板40的下表面朝向压电单晶体10的下表面上的凹部141。
在非晶质层30为隔热材料的情况下，可抑制热从支承基板40传递到压电单晶体10，能够抑制热电效应所引起的噪声。
在上述的压电器件中，也可以是，支承基板40是具备处理层41、配置在处理层41上的埋入氧化膜42、以及配置在埋入氧化膜42上的活性层43的SOI基板，非晶质层30的下表面和SOI基板的活性层43的上表面接合。
在上述的压电器件中，既可以在凹部141的底面142露出SOI基板的埋入氧化膜42，也可以在凹部141的底面142露出SOI基板的活性层43。
由此，在制造本实施方式涉及的压电器件时，能够将埋入氧化膜42或者活性层43作为蚀刻停止层来利用。
在上述的压电器件中，既可以在凹部151的底面露出非晶质层30，也可以露出压电单晶体10的下表面以及下部电极21。支承基板50可以为硅基板。
由此，构造不复杂，因此可靠性提高，能够实现制造成本的降低以及成品率的提高。
上述的压电器件也可以还具备配置在压电单晶体10的上表面以及上部电极22上的支承膜70。
由此，能够保护压电单晶体10不受外部气体的影响。
此外，本实施方式涉及的压电单晶体的至少一部分能够弯曲振动的压电器件的制造方法包括：准备极化状态相同的压电单晶体15；在压电单晶体15的下表面上形成下部电极21；在压电单晶体10的上表面上形成上部电极22；在压电单晶体10的下方配置支承基板40；和设置从支承基板40的下表面朝向压电单晶体10的下表面上的凹部141。
由此，在形成上部电极22以及下部电极21之前压电单晶体15被进行极化处理，因此无需在形成上部电极22以及下部电极21之后进行压电单晶体15的极化处理。此外，通过本实施方式涉及的制造方法而制造的压电器件由于在压电单晶体10没有晶界，因此在压电单晶体10不易产生应力分布，不易产生裂纹、泄漏。
在上述的压电器件的制造方法中，也可以是，压电单晶体10为多层，多层具备上层和下层，在下层的压电单晶体的下表面上形成下部电极21，在上层的压电单晶体的上表面上形成上部电极22，上层以及下层各自的压电单晶体的极化状态相同。
由此，可制造具有双压电晶片构造的压电器件，因此能够在所制造的压电器件的弯曲振动中得到大的位移。
在上述的压电器件的制造方法中，下部电极21也可以形成在压电单晶体15的平坦的下表面上。
由此，在压电单晶体15没有台阶、锥形构造，因此在压电单晶体10不易产生应力分布，不易产生裂纹、泄漏。
上述的压电器件的制造方法也可以还包括在支承基板40的上方且压电单晶体15的下方形成非晶质层30。非晶质层30可以由隔热材料构成。上述的压电器件的制造方法也可以还包括将非晶质层30的下表面和支承基板40的上表面接合。
由此，在所制造的压电器件中，可抑制热从支承基板40传递到压电单晶体10，能够抑制热电效应所引起的噪声。
在上述的压电器件的制造方法中，也可以是，支承基板40是具备处理层41、配置在处理层41上的埋入氧化膜42、以及配置在埋入氧化膜42上的活性层43的SOI基板，在接合中，将非晶质层30的下表面和SOI基板的活性层43的上表面接合。
上述的压电器件的制造方法也可以还包括从支承基板40的下表面朝向压电单晶体15的下表面上形成凹部141，在形成凹部141的步骤中，在凹部141的底面142使SOI基板的埋入氧化膜42露出，还可以在凹部141的底面142使SOI基板的活性层43露出。
由此，能够将埋入氧化膜42或者活性层43作为蚀刻停止层来利用。
上述的压电器件的制造方法也可以还包括从支承基板40的下表面朝向压电单晶体15的下表面上形成凹部141，在形成凹部151的步骤中，在凹部151的底面152使非晶质层30露出，还可以使压电单晶体10的下表面以及下部电极21露出。支承基板50可以为硅基板。
由此，能够实现制造成本的降低以及成品率的提高。
上述的压电器件的制造方法也可以还包括在压电单晶体10的上表面以及上部电极22上形成支承膜70。
由此，在支承基板50与非晶质层30的接合、以及压电单晶体15的研磨工序之后形成支承膜70，因此压电器件的制造变得容易。此外，能够根据压电单晶体15的研磨状态来调整支承膜70的厚度。
另外，以上说明的各实施方式用于使本发明容易理解，并非用于对本发明进行限定和解释。本发明能够在不脱离其主旨的情况下进行变更/改良，并且本发明还包含其等价物。即，本领域技术人员对各实施方式适当地施加了设计变更的实施方式，只要具备本发明的特征，就也包含于本发明的范围。例如，各实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并非限定于例示的内容，能够适当地进行变更。此外，各实施方式为例示，能够进行在不同的实施方式中示出的结构的部分置换或组合，这是不言而喻的，只要包含本发明的特征，这些就也包含于本发明的范围。
附图标记的说明
10、15…压电单晶体、21…下部电极、22…上部电极、30…非晶质层、40…支承基板、41…处理层、42…氧化膜、43…活性层、50…支承基板、70…支承膜、141…凹部、142…底面、151…凹部、152…底面、210…压电膜、221…下部电极、222…上部电极、230…非晶质膜、240…支承基板、341…凹部。

Claims (21)

1.一种压电器件，具备：
压电单晶体，至少一部分能够弯曲振动且极化状态相同；
上部电极，配置在所述压电单晶体的上表面上；
下部电极，配置在所述压电单晶体的下表面上；
支承基板，配置在所述压电单晶体的下方；和
非晶质层，配置在所述支承基板的上方且所述压电单晶体的下方，
设置有从所述支承基板的下表面朝向所述压电单晶体的下表面上的凹部，
所述下部电极配置在所述非晶质层内。
2.根据权利要求1所述的压电器件，其中，
具备多层所述压电单晶体，
所述多层具备上层和下层，
所述上部电极配置在所述上层的压电单晶体的上表面上，
所述下部电极配置在所述下层的压电单晶体的下表面上，
所述上层以及下层各自的所述压电单晶体的极化状态相同。
3.根据权利要求1或2所述的压电器件，其中，
所述下部电极配置在所述压电单晶体的平坦的下表面上。
4.根据权利要求1所述的压电器件，其中，
所述非晶质层由隔热材料构成。
5.根据权利要求1或4所述的压电器件，其中，
所述支承基板是具备处理层、配置在处理层上的埋入氧化膜、以及配置在埋入氧化膜上的活性层的绝缘体上硅基板，
所述非晶质层的下表面和所述绝缘体上硅基板的所述活性层的上表面接合。
6.根据权利要求5所述的压电器件，其中，
在所述凹部的底面露出了所述绝缘体上硅基板的所述埋入氧化膜。
7.根据权利要求5所述的压电器件，其中，
在所述凹部的底面露出了所述绝缘体上硅基板的所述活性层。
8.根据权利要求1或4所述的压电器件，其中，
在所述凹部的底面露出了所述非晶质层。
9.根据权利要求1、2、4中任一项所述的压电器件，其中，
在所述凹部的底面露出了所述压电单晶体的下表面以及所述下部电极。
10.根据权利要求1、2、4中任一项所述的压电器件，其中，
还具备：支承膜，配置在所述压电单晶体的上表面以及所述上部电极上。
11.一种压电器件的制造方法，该压电器件的压电单晶体的至少一部分能够弯曲振动，所述压电器件的制造方法包括：
准备极化状态相同的所述压电单晶体；
在所述压电单晶体的下表面上形成下部电极；
在所述压电单晶体的上表面上形成上部电极；
在所述压电单晶体的下方配置支承基板；
设置从所述支承基板的下表面朝向所述压电单晶体的下表面上的凹部；和
在所述支承基板的上方且所述压电单晶体的下方形成非晶质层，
所述下部电极配置在所述非晶质层内。
12.根据权利要求11所述的压电器件的制造方法，其中，
所述压电单晶体为多层，
所述多层具备上层和下层，
在所述下层的压电单晶体的下表面上形成所述下部电极，
在所述上层的压电单晶体的上表面上形成所述上部电极，
所述上层以及下层各自的所述压电单晶体的极化状态相同。
13.根据权利要求11或12所述的压电器件的制造方法，其中，
所述下部电极形成在所述压电单晶体的平坦的下表面上。
14.根据权利要求11所述的压电器件的制造方法，其中，
所述非晶质层由隔热材料构成。
15.根据权利要求11或14所述的压电器件的制造方法，其中，
还包括：将所述非晶质层的下表面和所述支承基板的上表面接合。
16.根据权利要求15所述的压电器件的制造方法，其中，
所述支承基板是具备处理层、配置在处理层上的埋入氧化膜、以及配置在埋入氧化膜上的活性层的绝缘体上硅基板，
在所述接合中，将所述非晶质层的下表面和所述绝缘体上硅基板的所述活性层的上表面接合。
17.根据权利要求16所述的压电器件的制造方法，其中，
还包括：从所述支承基板的下表面朝向所述压电单晶体的下表面上形成凹部，
在形成所述凹部的步骤中，在所述凹部的底面使所述绝缘体上硅基板的所述埋入氧化膜露出。
18.根据权利要求16所述的压电器件的制造方法，其中，
还包括：从所述支承基板的下表面朝向所述压电单晶体的下表面上形成凹部，
在形成所述凹部的步骤中，在所述凹部的底面使所述绝缘体上硅基板的所述活性层露出。
19.根据权利要求15所述的压电器件的制造方法，其中，
还包括：从所述支承基板的下表面朝向所述压电单晶体的下表面上形成凹部，
在形成所述凹部的步骤中，在所述凹部的底面使所述非晶质层露出。
20.根据权利要求15所述的压电器件的制造方法，其中，
还包括：从所述支承基板的下表面朝向所述压电单晶体的下表面上形成凹部，
在形成所述凹部的步骤中，在所述凹部的底面使所述压电单晶体的下表面以及所述下部电极露出。
21.根据权利要求11、12、14中任一项所述的压电器件的制造方法，其中，
还包括：在所述压电单晶体的上表面以及所述上部电极上形成支承膜。
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