CN111061150B - 一种拉普拉斯频率响应的硬件实现方法 - Google Patents

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Abstract

本发明涉及一种拉普拉斯频率响应的硬件实现方法，包括：主控制模块，源数据地址生产模块，结果地址生成模块，计算阵列模块，存储资源模块。所述的主控制模块一方面控制存储单元和运算单元的信号，另一方面实现存储单元和控制单元之间的数据交换；所述的源数据地址生成模块完成读取地址的生成；所述的结果地址生成模块完成写入地址的生成；所述的计算阵列模块由一系列运算单元组成，包括乘法器和加法器；所述的存储资源模块包含一系列存储单元。与传统的方法相比，本发明充分利用硬件的并行性以及数据的重用，加快了求拉普拉斯频率响应的运算速度。

Description

一种拉普拉斯频率响应的硬件实现方法
技术领域
本发明属于数字信号处理算法的硬件实现领域，尤其涉及一种拉普拉斯频率响应的硬件实现方法。
背景技术
***的频率响应表征了***对给定频率下的稳态输出与输入的关系。这个关系具体包含幅频响应和相频响应。幅频响应表示输出、输入幅值之比与输入频率的函数关系，相频响应表示输出、输入相位差与输入频率的函数关系。这两个关系称为测试***的频率特性。
频率响应函数一般是一个复数。频率响应函数直观地反映了测试***对各个不同频率正弦输入信号的响应特性，在经典控制理论中有广泛的应用。
Freqs函数返回一个模拟滤波器H(jw)的复频域响应(拉普拉斯格式)，它的使用格式为freqs(b，a，w)，给出分子b和分母a，根据系数向量计算返回模拟滤波器的复频率响应。其表示形式为：
Figure GDA0002715612450000011
目前freqs函数的实现通常是用DSP处理器和CPU处理器，计算速度较慢，实时性较差，在一些实时性要求高的数字信号处理场景不满足需求。
发明内容
发明目的：为了克服背景技术中求拉普拉斯格式频率响应实现方法的不足，提出一种硬件实现方法，以支持阶数可配置，并行计算和数据重用，提高计算速度。
技术方案：拉普拉斯频率响应的硬件实现方法，包括如下步骤：
步骤1)、主控制模块接收***启动信号，启动源数据地址生成模块；
步骤2)、源数据地址生成模块生成对应的地址，从存储单元中读出频率w和系数向量b；
步骤3)、计算w2；
步骤4)、同时计算w3,w4,b4*w2；
步骤5)、同时计算b3*w3,w5,b5*w,b4*w2+1,b2*w4；
步骤6)、同时计算b1*w5,-b3*w3+b5*w和实部的结果；
步骤7)、计算出虚部的结果；
步骤8)、启动结果地址生成模块，生成对应的地址，将结果写入存储单元。
在进一步的实施例中，上述方法基于如下模块实现：
主控制模块，用于控制存储单元和运算单元的信号，以及实现存储单元和控制单元之间的数据交换；
源数据地址生产模块，用于完成读取地址的生成；
结果地址生成模块，用于完成写入地址的生成；
计算阵列模块，由一系列运算单元组成，包括乘法器和加法器；
存储资源模块，包含一系列存储单元。
在进一步的实施例中，所述存储资源模块包括频率存储单元，系数存储单元，响应存储单元。
在进一步的实施例中，主控制模块接收***启动信号，启动源数据地址生成模块，从存储单元中读出相应的数据，之后复频率响应的实部和虚部同时进行计算，完成后启动结果地址生成模块，将结果写入存储单元。
一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述方法的步骤。
有益效果：充分利用了硬件资源的并行性，支持系数阶数可配置，支持并行和流水操作，加快了运算速度，具有很好的灵活性。
附图说明
图1是整体模块结构图。
图2是以5阶为例的运算流程图。
图3是以5阶为例的运算结构图。
图4是以3阶为例的运算结构图。
具体实施方式
在本发明中，所述的拉普拉斯频率响应的硬件实现方法，包括：主控制模块，控制存储单元和运算单元的信号，以及实现存储单元和控制单元之间的数据交换；源数据地址生产模块，完成读取地址的生成；结果地址生成模块，完成写入地址的生成；计算阵列模块，由一系列运算单元组成，包括乘法器和加法器；存储资源模块，包含一系列存储单元。
拉普拉斯频率响应的硬件实现方法的设计在于：利用硬件实现的并行性，同时计算复频率响应的虚部和实部；利用数据的重用，减少了对存储单元的访存次数。所述的拉普拉斯频率响应的硬件实现方法的进一步设计在于：根据阶数选择计算单元和存储单元的使用方法，可以实现不同阶数的灵活可配置。
所述的拉普拉斯频率响应的硬件实现方法的进一步设计在于：存储资源模块包括频率存储单元，系数存储单元，响应存储单元(分为实部和虚部)。
所述的拉普拉斯频率响应的硬件实现方法的进一步设计在于：主控制模块接收***启动信号，启动源数据地址生成模块，从存储单元中读出相应的数据，之后复频率响应的实部和虚部同时进行计算，完成后启动结果地址生成模块，将结果写入存储单元。
实施例1
如图1所示，本实施例的拉普拉斯频率响应的硬件实现方法主要由主控制模块，源数据地址生成模块，结果地址生成模块，计算阵列，存储资源组成，参图1。
如图2所示，这是一个分母为1的五阶***的计算流程图。具体步骤如下所示：
步骤1)主控制模块接收***启动信号，启动源数据地址生成模块。
步骤2)源数据地址生成模块生成对应的地址，从存储单元中读出频率和系数向量b。
步骤3)计算w2。
步骤4)同时计算w3,w4,b4*w2。
步骤5)同时计算b3*w3,w5,b5*w,b4*w2+1,b2*w4。
步骤6)同时计算b1*w5,-b3*w3+b5*w和实部的结果。
步骤7)计算出虚部的结果
步骤8)启动结果地址生成模块，生成对应的地址，将结果写入存储单元。
如图3所示，这是一个分母为1的五阶***的计算结构图。一共使用了9个乘法器和4个加法器。产生结果共需要5个计算单元的延时。
如图4所示，这是一个分母为1的三阶***的计算结构图。结构与五阶的情况类似，一共使用了5个乘法器和两个加法器。产生结果共需要4个计算单元的延时。具体步骤如下所示：
步骤1)主控制模块接收***启动信号，启动源数据地址生成模块。
步骤2)源数据地址生成模块生成对应的地址，从存储单元中读出频率和系数向量b。
步骤3)计算w2。
步骤4)同时计算w3,b3*w,b2*w2。
步骤5)同时计算b1*w3和实部的结果。
步骤6)计算出虚部的结果
步骤7)启动结果地址生成模块，生成对应的地址，将结果写入存储单元。
本实施例的拉普拉斯频率响应的硬件实现方法的特点为计算速度快，系数阶数灵活可变，可以满足实时信号处理的要求。
以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。

Claims (5)

1.拉普拉斯频率响应的硬件实现方法，其特征在于，包括如下步骤：
步骤1)、主控制模块接收***启动信号，启动源数据地址生成模块；
步骤2)、源数据地址生成模块生成对应的地址，从存储单元中读出频率w和系数向量b；
步骤3)、计算w2；
步骤4)、同时计算w3，w4，b4*w2；
步骤5)、同时计算b3*w3，w5，b5*w，b4*w2+1，b2*w4；
步骤6)、同时计算b1*w5，-b3*w3+b5*w和实部的结果；
步骤7)、计算出虚部的结果；
步骤8)、启动结果地址生成模块，生成对应的地址，将结果写入存储单元。
2.根据权利要求1所述的拉普拉斯频率响应的硬件实现方法，其特征在于，基于如下模块实现：
主控制模块，用于控制存储单元和运算单元的信号，以及实现存储单元和控制单元之间的数据交换；
源数据地址生产模块，用于完成读取地址的生成；
结果地址生成模块，用于完成写入地址的生成；
计算阵列模块，由一系列运算单元组成，包括乘法器和加法器；
存储资源模块，包含一系列存储单元。
3.根据权利要求2所述的拉普拉斯频率响应的硬件实现方法，其特征在于，所述存储资源模块包括频率存储单元，系数存储单元，响应存储单元。
4.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至3中任一项所述方法的步骤。
5.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至3中任一项所述的方法的步骤。
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