CN111048586B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制备方法，涉及半导体技术领域。本发明实施例中的半导体器件通过调节器件的外延结构,对传统器件的电子浓度分布进行调制，改变传统的电子浓度峰值位置，将半导体层中的电子浓度峰值位置从沟道层和势垒层的界面处向靠近过渡层方向移动，并使得半导体沟道层中的电子分布函数交叠，沟道势阱内形成较多的可被电子占据的分立能级，最终扩展成为具有一定宽度的类方形电子沟道势阱，从而有效的改善了器件的线性度等性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。
AlGaN/GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)最重要的优势在于适合用于高频、高功率的微波器件中，具有较大的应用前景，这些广泛的应用前景主要是因为随着信号动态范围的增大，对基站电路中功率放大器的线性度要求也越来越高，但是传统AlGaN/GaN HEMT结构的跨导呈现典型的峰值特性，即跨导在高电流下，会严重退化，从而导致信号传输失真。部分研究表明：在高场下，材料界面的散射会导致载流子迁移率的降低，从而影响器件的线性度，器件栅下沟道内载流子浓度随栅压变化的快慢程度也会影响器件的线性度。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制备方法。
本发明提供的技术方案如下：
一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的半导体层；
所述半导体层包括位于衬底一侧的沟道层，位于所述沟道层远离衬底一侧的势垒层；
位于所述势垒层远离所述沟道层一侧的源极、栅极和漏极，所述栅极位于所述源极和漏极之间；
所述沟道层与所述势垒层的界面处形成二维电子层；
所述半导体层还包括位于所述沟道层靠近衬底一侧的过渡层；
所述半导体层内的电子浓度峰值位于半导体层远离所述沟道层和所述势垒层界面且靠近衬底一侧的下方。
进一步地，所述过渡层上下表面之间的中间层面与所述沟道层与势垒层界面处的二维电子气层的距离小于等于15nm。
进一步地，所述过渡层、沟道层和势垒层的禁带宽度不同。
进一步地，所述半导体层还包括位于过渡层靠近所述衬底一侧的背势垒层，所述背势垒层的禁带宽度大于过渡层的禁带宽度。
进一步地，所述背势垒层的厚度大于10nm。
进一步地，所述半导体器件还包括位于势垒层远离衬底一侧的介质层。
进一步地，所述势垒层为AlxGa1-xN，其中，0＜x＜0.3，所述沟道层为GaN，所述氮化物过渡层为InGaN。
进一步地，所述势垒层为AlxGa1-xN，所述沟道层为AlYGa1-YN，其中，0＜y＜x＜0.3，所述过渡层为GaN或者InGaN。
进一步地，所述过渡层为n掺杂材料，其掺杂浓度大于1e17cm-3。
本发明还提供一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
基于所述衬底制作缓冲层；
在所述缓冲层远离所述衬底一侧制作过渡层；
在所述过渡层远离所述衬底一侧制作沟道层；
在所述沟道层远离所述衬底一侧制作势垒层；
在所述势垒层远离所述沟道层一侧制作源极、栅极和漏极，所述栅极位于所述源极和漏极之间；
所述过渡层、沟道层和势垒层组成半导体层，所述半导体层内的电子浓度峰值位于半导体层远离所述沟道层和所述势垒层界面且靠近衬底一侧的下方。
进一步地，该方法还包括：在形成所述过渡层之前，在缓冲层远离所述衬底一侧制作背势垒层。
本发明实施例中的半导体器件通过合理改善器件外延结构，将传统器件的电子浓度分布进行调制。在本发明中首先，电子峰值浓度在沟道的中间，相对于传统沟道距离界面较远，从而可以有效的改善器件在高场下出现的界面散射效应；其次半导体层中电子分布函数交叠导致势阱内具有较多的可被电子占据的分立能级，从而栅下沟道内电子随栅压变化更加均匀；最后，背势垒层可以提高所述过渡层与所述缓冲层之间的能级差，从而降低极化电场对电子沟道迁移率的影响，从而有效的改善了器件的线性度等性能。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有技术中半导体器件的剖面结构示意图。
图2为现有技术中器件跨导曲线的示意图。
图3为本发明实施例一器件的剖面结构示意图。
图4为本发明实施例一与传统半导体器件沟道的能带示意图。
图5为本发明实施例二器件的剖面结构示意图。
图6为本发明实施例二中器件跨导曲线的示意图。
图7为本发明实施例提供的一种半导体器件的制备方法的流程图。图标：10-半导体器件；101-衬底；102-缓冲层；103-背势垒层；104-过渡层；105-沟道层；106-势垒层；107-介质层；108-源极；109-栅极；110-漏极。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
发明人发现，为了改善半导体器件的线性度，通常可以采用双沟道或多沟道结构器件，但是双沟道或多沟道结构会导致器件阈值电压发生较大变化，而且造成器件沟道热阻增加，器件输出功率和频率效率退化严重；近些年较多器件设计者改用FinFET(鳍式场效应晶体管)来提高器件的线性度，FinFET结构虽然有效的改善了器件的线性度，但是其制作工艺复杂，器件的可靠性也未知，故现阶段还很难在产业化实现。
如图1现有技术所示，在衬底101上制作缓冲层102后，在缓冲层102表面制作沟道层105、势垒层106、钝化层107以及电极(108～110)。基于现有技术的传统结构器件二维电子气沟道内形成尖型势阱，导致器件在高场下，材料界面的散射会造成载流子迁移率的降低，从而影响器件的线性度，如图2所示器件跨导呈现典型的峰值特性，在高电流下，会严重退化，从而导致信号传输失真。
实施例一
为解决上述问题，本发明申请实施例提供了一种半导体器件10，如图3所示，该半导体器件10包括衬底101、缓冲层102、过渡层104、沟道层105、势垒层106、钝化层107、源极108、栅极109和漏极110。
详细的，衬底101可以是由蓝宝石(Sapphire)、碳化硅(SiC)、硅(Si)、铌酸锂、稀土氧化物或任何其他适合的材料制成。可选的，衬底101可以由散热特性好的碳化硅制成。
缓冲层102的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，缓冲层102可以用于匹配衬底基板101的材料和外延过渡层104和沟道层105。
一般而言，所述半导体层包括沟道层105、势垒层106，所述沟道层105和势垒层106两者形成异质结，从而在两者界面处形成二维电子气层。在本发明中，所述沟道层105远离势垒层106靠近衬底101的一侧制作过渡层104，所述过渡层104的材料可以是n型重掺杂材料，如n型重掺杂氮化镓GaN，优选地，其掺杂浓度大于1e17cm-3。如图4中传统结构和实施例一能带对比图中可以看出，通过扩展沟道宽度，从而使得半导体层内电子浓度峰值位于所述沟道层105和所述势垒层106界面靠近衬底一侧的下方，即本发明半导体层中的电子浓度峰值不在位于沟道层105和势垒层106的界面处，从而改善了器件的线性度。
在另一种实施方式中，通过设置所述过渡层104材料与所述沟道层105的材料不同，从而改变能带，调制沟道。在过渡层104与沟道层105界面由于极化形成次二维电子气，影响沟道层105中的电子分布，从而实现半导体层内的电子浓度峰值进一步远离沟道层和势垒层的界面，如此，避免了由于重掺杂导致器件输出功率降低的影响，也保证了器件具有较好的线性度。
为了让栅极下沟道内电子随栅压变化更加均匀，所述过渡层104的上下表面之间的中间层面与所述二维电子气层的距离小于等于15nm，从而可以使半导体层中的电子分布函数交叠，势阱内形成较多的可被电子占据的分立能级；优选地，过渡层104的上下表面之间的中间层面与所述沟道层105和势垒层106界面的距离小于等于13nm，从而保证半导体层内的电子分布函数交叠并且使得电子浓度峰值位于远离势垒层的二维电子层下方。可选地，所述过渡层104与所述沟道层105的界面与所述沟道层105和势垒层106界面的距离小于等于10nm。在本实施例中，所述过渡层104、沟道层105和势垒层106的禁带宽度不同，优选地，所述三层相邻的半导体层的禁带宽度，在半导体层指向衬底的方向上依次减小，即所述势垒层106的禁带宽度大于沟道层105和过渡层104的禁带宽度，所述沟道层105的禁带宽度大于所述过渡层104的禁带宽度。可选地，所述过渡层104、沟道层105和势垒层106的材料不同，或者材料的铝组分不同。例如，所述势垒层材料为AlxGa1-xN，其中，0＜x＜0.3，则所述沟道层材料为GaN，所述过渡层材料为InGaN。所述势垒层为AlxGa1-xN，所述氮化物沟道层为AlYGa1-YN，其中，x>y，则所述过渡层为GaN或者InGaN。
为了进一步的改善器件的线性度，通过调节过渡层中104的掺杂浓度和极化强度，从而使整个沟道内的面电荷总量与传统结构的面电荷总量一致，保证了器件阈值电压的一致性，同时降低了界面极化电场对载流子迁移率的影响，从而进一步的改善了器件的线性度。
沟道层105制作于所述势垒层106和过渡层104之间。势垒层106制作于所述沟道层105远离所述过渡层104一侧。沟道层105和势垒层106两者形成异质结，从而在两者界面处形成二维电子气层。所述沟道层105可以为非掺杂、n型掺杂或n型局部掺杂的GaN、AlxGa1- xN、InxAl1-xN或AlN中的一种或多种。其中，0＜x＜1，或者为AlyGa1-yN，其中，0<y<x<0.3。
实施例二
在另一种实施方式中，为了提高沟道内电子的限域性，进一步改善其线性度，如图5所示，在所述过渡层104靠近所述衬底101一侧制作背势垒层103，本申请实施例中在过渡层104和氮化物缓冲层102之间制作了背势垒层103，背势垒层103用来提高过渡层104与缓冲层102之间的能级差，从而形成具有一定宽度的类方形电子移动沟道。所述背势垒层103的禁带宽度大于过渡层104的禁带宽度，优选地，背势垒层103的禁带宽度同时大于过渡层104和沟道层105的禁带宽度。背势垒层103可以采用铝镓氮(AlGaN)、铝氮(AlN)、氮化镓(GaN)和其它半导体材料中的至少一种材料制成。因为背势垒层103形成半导体层能带的侧壁，所以为了保证能带侧壁的倾斜度，加大对电子的限域性，设置背势垒层的厚度大于10nm，可以减小能带侧壁的倾斜度，使得能带侧壁尽量保持竖直；也可以通过设置背势垒层103的材料可以是AlxGa1-xN，其中，0＜x＜0.3，优选地，所述背势垒层103是铝含量大于10％的铝镓氮(AlGaN)。本申请实施例中形成的势阱是具有一定宽度的类方形，而不是尖型势阱，在类方形势阱中，由于电子分数函数的交叠，存在更多的自由电子，这样沟道内的电子随栅压变化将会更加均匀，增加了器件跨导的平坦度，其跨导曲线如图6所示。
综上所述，本发明实施例中的半导体器件通过合理改善器件外延结构，将传统器件的电子浓度分布进行调制。本发明实施例中的半导体器件通过合理改善器件外延结构，将传统器件的电子浓度分布进行调制。在本发明中，首先，电子峰值浓度在沟道的中间，相对于传统沟道距离界面较远，从而可以有效的改善器件在高场下出现的界面散射效应；其次半导体层中电子分布函数交叠导致势阱内具有较多的可被电子占据的分立能级，从而栅下沟道内电子随栅压变化更加均匀；最后，背势垒层可以提高所述过渡层与所述缓冲层之间的能级差，从而降低极化电场对电子沟道迁移率的影响，从而有效的改善了器件的线性度等性能。
实施例三
本申请实施例还提供了一种半导体器件的制备方法，如图7所示，包括以下步骤。
步骤S101，提供一衬底。
步骤S102，基于所述衬底制作缓冲层。
本申请实施例对衬底的材料并不做出限制，在衬底的表面可以通过沉积GaN或者InGaN等材料，形成缓冲层。
步骤S103，在所述缓冲层远离所述衬底一侧制作过渡层。
在本申请实施例中，在制作形成缓冲层后，还可以在缓冲层表面沉积氮化镓或铟镓氮，形成过渡层，过渡层可以进行n型重掺杂，其掺杂浓度可以大于1e17cm-3。
优选地，步骤S104，在形成所述过渡层之前，在缓冲层远离所述衬底一侧制作背势垒层。
在制作形成缓冲层后，可以在缓冲层表面沉积铝镓氮材料，形成背势垒层。该背势垒层的厚度大于10nm，所述背势垒层的材料中铝含量可以大于10％。通过制作背势垒层，使背势垒层位于过渡层和缓冲层之间，可以提高过渡层和缓冲层之间的能级差。
步骤S105，在所述过渡层远离所述衬底一侧制作沟道层。
步骤S106，在所述沟道层远离所述衬底一侧制作势垒层。
在制作形成过渡层后，可以依次制作沟道层和势垒层。所述沟道层和所述势垒层形成异质结结构，所述沟道层与所述势垒层界面处形成二维电子气。本发明中半导体层内电子浓度峰值位于所述沟道层和所述势垒层界面靠近衬底一侧的下方，即位于沟道层与所述势垒层界面处形成的二维电子气下方。
所述过渡层、沟道层和势垒层的禁带宽度不同，优选地，所述三层相邻的半导体层的禁带宽度，在半导体层指向衬底的方向上依次减小。可选地，所述过渡层、沟道层和势垒层的材料不同，或者材料的铝组分不同。
所述过渡层上下表面之间的中间层面与所述二维电子气层的距离小于等于15nm，从而可以使半导体层中的电子分布函数交叠，势阱内形成较多的可被电子占据的分立能级；优选地，过渡层的上下表面之间的中间层面与所述沟道层和势垒层界面的距离小于等于13nm。
步骤S107，在所述势垒层远离所述沟道层一侧制作源极、栅极和漏极，所述栅极位于所述源极和漏极之间。
在完成势垒层的制作后，可以在势垒层表面制作电极，形成半导体器件。
在另一种实施方式中，该半导体器件的制备方法还包括以下步骤。
步骤S108，在所述源极和栅极之间以及栅极和漏极之间的所述势垒层的表面制作介质层。
通过在电极之间制作介质层，可以钝化半导体器件的表面。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的半导体层；所述半导体层包括位于衬底一侧的沟道层，以及位于所述沟道层远离衬底一侧的势垒层；
位于所述势垒层远离所述沟道层一侧的源极、栅极和漏极，所述栅极位于所述源极和漏极之间；
所述沟道层与所述势垒层的界面处形成二维电子层；
所述半导体层还包括位于所述沟道层靠近衬底一侧的过渡层，其中所述过渡层上下界面之间的中间层面与所述沟道层与势垒层界面处的二维电子气层的距离小于等于15nm；
所述半导体层内的电子浓度峰值位于半导体层的远离所述沟道层和所述势垒层界面的靠近衬底一侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述过渡层、沟道层和势垒层的禁带宽度不同。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体层还包括位于过渡层靠近所述衬底一侧的背势垒层，所述背势垒层的禁带宽度大于过渡层的禁带宽度。
4.根据权利要求3所述的半导体器件，其特征在于，所述背势垒层的厚度大于10nm。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于势垒层远离衬底一侧的介质层。
6.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述势垒层为AlxGa1-xN，其中，0＜x＜0.3，所述沟道层为GaN，所述过渡层为InGaN。
7.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述势垒层为AlxGa1-xN，所述沟道层为AlYGa1-YN，其中，0＜y＜x＜0.3，所述过渡层为GaN或者InGaN。
8.根据权利要求1-5任意一项所述的半导体器件，其特征在于，所述过渡层为n掺杂材料，其掺杂浓度大于1e17cm-3。
9.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
基于所述衬底制作缓冲层；
在所述缓冲层远离所述衬底一侧制作过渡层；
在所述过渡层远离所述衬底一侧制作沟道层；
在所述沟道层远离所述衬底一侧制作势垒层，其中所述过渡层上下界面之间的中间层面与所述沟道层与势垒层界面处的二维电子气层的距离小于等于15nm；
在所述势垒层远离所述沟道层一侧制作源极、栅极和漏极，所述栅极位于所述源极和漏极之间；
所述过渡层、沟道层和势垒层组成半导体层，所述半导体层内的电子浓度峰值位于半导体层远离所述沟道层和所述势垒层界面且靠近衬底一侧的下方。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，该方法还包括：
在形成所述过渡层之前，在缓冲层远离所述衬底一侧制作背势垒层。
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| US20060244010A1 (en) * | 2005-04-29 | 2006-11-02 | Saxler Adam W | Aluminum free group III-nitride based high electron mobility transistors and methods of fabricating same |
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