CN110995388A - 一种分布式的共享时钟触发调延*** - Google Patents

一种分布式的共享时钟触发调延*** Download PDF

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Abstract

本发明公开了一种分布式的共享时钟触发调延***，先通过主控设备通过局域网由RJ‑45接口给各个双通道共享时钟触发调延装置分别发送控制报文，然后解析出定时时间和调延参数，并通过PCI总线将调延参数发送给调延控制模块；各个双通道共享时钟触发调延装置通过RJ‑45接口向局域网广播各自的PTP同步报文，从而实现时钟同步，得到PTP同步时钟；然后在PTP同步时钟到达各自的定时时间后，CPU向FPGA发送一个开始信号，基于PTP同步时钟对时钟信号和触发信号进行延时调整，以此来补偿***自身延时造成的测量不同步问题，从而使测量同步精度更高。

Description

一种分布式的共享时钟触发调延***
技术领域
本发明属于同步测量技术领域，更为具体地讲，涉及一种分布式的共享时钟触发调延***。
背景技术
测量是人类认识未知世界的手段，测量数据是人们判断事物的信息来源。在一些测量领域，对测量时间的一致性具有极高的精度要求，即要求多个或多种设备的同步测量。同步测量有利于提高测量精度，实现瞬变信号的多方位测量，在瞬变信号监测及发射源定位等方面有着广泛应用。
常用的多设备同步测量方法有很多，最具有代表的有主控命令的测量方法，统一相对时基的测量方法和统一绝对时基的测量方法。
主控命令的测量方法的测量过程由主控设备向各测量仪器发送命令，各测量仪器接收到命令后立即开始测量。这种方法具有操作简单，容易实现，但同步精度低，主控设备与各测量仪器之间传输距离与传输介质的不同，都会造成传输延时不同。
统一相对时基的测量方法的测量过程由网络时间协议(Network Time Protocol,NTP)或精确时间协议(Precision Time Protocol,PTP)实现多台仪器之间的相对时间同步，并设定统一时间同步触发测量。这种方法具有硬件结构复杂，软件工作量大，误差受网络状况影响较大。
统一绝对时基的测量方法的测量过程是利用GPS实现精确授时，设定统一时间同步触发测量。这种方法具有一般使用数字锁相环实现时钟同步于GPS，硬件设计复杂，不容易实现。
上述三种多设备同步测量方法，在最理想的情况下，都能达成各测量仪器同时触发。但是，仪器在触发到实际采集也有着延时，不同仪器的延迟时间均不相同，在同步精度要求高的情况下不能忽略该延时造成的误差。尤其是在远距离多测量***的同步时，其误差更加悬殊。
发明内容
本发明的目的在于克服现有技术的不足，提供一种分布式的共享时钟触发调延***，基于PTP同步时钟对时钟信号和触发信号进行延迟，以此来补偿***自身延时造成的测量不同步问题，从而使测量同步精度更高。
为实现上述发明目的，本发明一种分布式的共享时钟触发调延***，其特征在于，包括：主控设备、多个双通道共享时钟触发调延装置，以及连接主控设备和多个双通道共享时钟触发调延装置的局域网；
其中，所述双通道共享时钟触发调延装置又包括以下部件：
PCI总线，用于实现主控设备与双通道共享时钟触发调延装置间数据传输，以及为装置中的各模块供电；
电源模块，通过PCI总线给整个装置供电；
同步控制模块，包括CPU与MAC芯片；其中，CPU控制装置中各模块之间的数据通信、进程管理，MAC芯片实现IP数据报和帧的转换；
以太网PHY芯片，作为物理接口收发器，用于实现数据的转换、编码解码、模拟信号转换和收发，并对收到或发送的任意数据包打时间戳；
时钟模块，用于给以太网PHY芯片提供本地参考时钟；
信号输入、输出接口，用于本装置对外接的时钟信号和触发信号进行输入、输出；
调延控制模块，由FPGA实现，FPGA主要功能包括参数解析模块、倍频模块、分频器、分路模块、计数器和寄存器组；主要是根据调延参数对时钟信号和触发信号进行延时粗调；
精准延时模块，包括四块时钟延时芯片，其中，两块用于触发信号的延时精调，另外两块用于时钟信号的延时精调；
RJ-45接口，用于连接局域网，实现主控设备和多个双通道共享时钟触发调延装置以及多个双通道共享时钟触发调延装置之间的通信；
共享时钟触发调延***的工作流程为：
主控设备通过局域网由RJ-45接口给各个双通道共享时钟触发调延装置分别发送控制报文，控制报文包括定时时间和调延参数；各个双通道共享时钟触发调延装置接收到控制报文后，CPU将其解析为定时时间和调延参数，并通过PCI总线将调延参数发送给调延控制模块；
外部时钟源和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；当调延参数通过PCI接口输入至参数解析模块后，参数解析模块再将调延参数解析为使能信号EN、通道1时钟频率CH1_CLK、通道2时钟频率CH2_CLK、通道2时钟延时时间CLK_DELAY、通道2触发延时时间TRIG_DELAY和保留数据，并分别存入对应的寄存器；
各个双通道共享时钟触发调延装置通过RJ-45接口向局域网广播各自的PTP同步报文，PTP同步报文由PCI总线传至MAC芯片，组装成MAC帧后由MII接口传输至以太网PHY芯片，以太网PHY芯片先对MAC帧进行解封装，然后进行并串转换并打上时间戳，最后按照物理层的规则编码，并进行数模转换，由RJ-45接口发送至局域网；每个双通道共享时钟触发调延装置再接收自身以外的PTP同步报文，并发送给各自内部的CPU，CPU通过最佳主时钟算法确定出某一个双通道共享时钟触发调延装置为主时钟节点，主时钟节点的本地参考时钟记为主时钟节点的PTP时钟，其余双通道共享时钟触发调延装置为从时钟节点；
主从时钟节点之间继续进行PTP同步报文交换，从时钟节点的以太网PHY芯片根据本地参考时钟和PTP同步报文中的时间戳修正自身的PTP时钟，将其同步到主时钟节点的PTP时钟，然后持续该过程，以维持整个***的时钟同步；
当主从时钟同步后，每个双通道共享时钟触发调延装置中的CPU开始计数PTP时钟，当PTP时钟到达各自的定时时间后，CPU向FPGA发送一个开始信号；
当FPGA接收到CPU发送过来的开始信号时，FPGA读取各寄存器值，当读取EN寄存器值为0xffffffff时，FPGA将接收到的时钟信号通过倍频模块倍频，再按照CH1_CLK和CH2_CLK寄存器中的值通过分频器对倍频后的时钟信号进行分频，产生两路时钟信号，然后再按照CLK_DELAY寄存器中的值，利用计数器1进行时钟延时粗调；同时，FPGA将接收到的触发信号通过分路模块分成两路，然后根据TRIG_DELAY寄存器中的值，利用计数器2对这两路触发信号进行延时粗调；最后，延时粗调后的四路信号传输到精准延时模块，其中，两路时钟信号分别输入至两块时钟延时芯片，两路触发信号分别输入至两块触发延时芯片，然后FPGA按照CLK_DELAY和TRIG_DELAY寄存器中的值，控制四组延时芯片，通过四组延时芯片对自个输入的信号进行延时精调，最后通过信号输出接口输出。
本发明的发明目的是这样实现的：
本发明一种分布式的共享时钟触发调延***，先通过主控设备通过局域网由RJ-45接口给各个双通道共享时钟触发调延装置分别发送控制报文，然后解析出定时时间和调延参数，并通过PCI总线将调延参数发送给调延控制模块；各个双通道共享时钟触发调延装置通过RJ-45接口向局域网广播各自的PTP同步报文，从而实现时钟同步，得到PTP同步时钟；然后在PTP同步时钟到达各自的定时时间后，CPU向FPGA发送一个开始信号，基于PTP同步时钟对时钟信号和触发信号进行延时调整，以此来补偿***自身延时造成的测量不同步问题，从而使测量同步精度更高。
同时，本发明一种分布式的共享时钟触发调延***还具有以下有益效果：
(1)、使用PCI总线接口，具有高速性和即插即用性的优点，且不用担心板卡之间的冲突；
(2)、因为仪器由触发到采集的延迟时间与仪器的硬件特性有关，故该延时相对固定，本发明基于PTP同步时钟对时钟信号和触发信号进行延迟，以此来补偿***自身延时造成的测量不同步问题，从而使测量同步精度更高；
(3)、本发明对输入时钟信号频率无要求，输出时钟信号频率可以设置；
(4)、本发明具有延时精度极高，可达纳秒级；
(5)、本发明能够实现远距离多测量***的同步。
附图说明
图1本发明一种分布式的共享时钟触发调延***的一种具体实施方式架构图；
图2是双通道共享时钟触发调延装置一种具体实施方式架构图；
图3是电源模块的电路原理图；
图4是精准延时模块的电路原理图；
图5是FPGA芯片内部设计的原理图；
图6是延时原理示意图；
图7是同步以太网模式禁止的DP83640内部时钟；
图8是同步以太网模式使能的DP83640内部时钟；
图9是PTP同步时DP83640的工作框图；
图10是改进的PTP时钟同步算法的功能框图；
图11是改进的PTP时钟同步***动态建模的信号流程图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
图1是本发明一种分布式的共享时钟触发调延***一种具体实施方式架构图。
在本实施例中，如图1所示，本发明一种分布式的共享时钟触发调延***，包括：主控设备、多个双通道共享时钟触发调延装置，以及连接主控设备和多个双通道共享时钟触发调延装置的局域网；
其中，如图2所示，双通道共享时钟触发调延装置又包括以下部件：
PCI总线，用于实现主控设备与双通道共享时钟触发调延装置间数据传输，以及为装置中的各模块供电；
电源模块，通过PCI总线给整个装置供电；
PCI总线需要为各个模块提供3.3V、5V、±12V电源，因此需要电源模块提供3.3V、2.5V和1.2V电源输入。相对于2.5V和1.2V电源，本实施例采用凌特公司的LT1963和LT1764两款LDO电源芯片分别产生2.5V和1.2V，其电路原理图如图3所示。
同步控制模块，包括CPU与MAC芯片；其中，CPU控制装置中各模块之间的数据通信、进程管理，MAC芯片实现IP数据报和帧的转换；
在本实施例中，同步控制模块以CPU为控制核心。本实施例中CPU选用的是飞思卡尔公司的I.MX 6Q芯片。该芯片具有如下特性：1)、具有工业级标准；2)、具有-20至80℃的温度级别；3)、基于ARM CortexTM-A9架构，高拓展性4核；4)、拥有1MB二级缓存；5)、支持千兆以太网卡。
本实施例的MAC芯片采用DM9000芯片，对DM9000的读写可通过一个流驱动来实现。
以太网PHY芯片，作为物理接口收发器，用于实现数据的转换、编码解码、模拟信号转换和收发，并对收到或发送的任意数据包打时间戳；
在本实施例中，本实施例以太网PHY芯片采用德州仪器公司的IEEE 1588精密时间协议PHYTERTM以太网物理层收发器DP83640。该芯片具有如下特性：1)、支持IEEE 1588 v1和v2；2)、支持UDP/IPv4、UDP/IPv6和二层以太网的数据包3)、时间戳分辨率为8ns；4)、允许服务器进行10ns以下的同步参考。
使用物理层芯片记录报文的收发时间，可以获取最可靠的时间戳，降低PTP时钟同步过程中时间戳引入的误差。
时钟模块，用于给以太网PHY芯片提供本地参考时钟；
在本实施例中，时钟模块由恒温晶体振荡器实现，设计采用天奥电子的SOXO 20B，产生25MHz信号给PHY芯片的本地参考时钟提供激励。
信号输入、输出接口，用于本装置对外接的时钟信号和触发信号进行输入、输出；
调延控制模块，由FPGA实现，FPGA主要功能包括参数解析模块、倍频模块、分频器、分路模块、计数器和寄存器组；主要是根据调延参数对时钟信号和触发信号进行延时粗调；
在本实施例中，调延控制模块以FPGA为控制核心。本实施例中选用的是Altera公司Cyclone III系列的EP3C10F256芯片。Cyclone III系列具有拥有以下特点：(1)、拥有领先的IP核支持；(2)、PLL能够输出200MHz主频；(3)、拥有更高的性能、更低的功耗；(4)、大大提高***的可靠性。
EP3C10F256芯片拥有10320逻辑单元，414kb RAM，2个PLL，10个全局时钟网络，以即最多182个的用户I/O。改芯片拥有丰富的资源，主频高达200MHz以上，完全能够满足时钟延时控制和逻辑设计。
理论上此款FPGA可以产生0-100MHz频率范围的时钟信号，完全满足本实施例要求。主频设计为200MHz，即精度能达到5ns。
精准延时模块，包括四块时钟延时芯片，其中，两块用于触发信号的延时精调，另外两块用于时钟信号的延时精调；
在本实施例中，精准延时模块采用一组Dallas公司的DS1123L-200芯片实现精确延时。该芯片具有如下特性：(1)、8位可编程延时控制；(2)、具有串行和并行通信接口；(3)、可实现0-510ns范围延时，步进2ns。
共享时钟触发调延***的工作流程为：
主控设备通过局域网由RJ-45接口给各个双通道共享时钟触发调延装置分别发送控制报文，控制报文包括定时时间和调延参数；各个双通道共享时钟触发调延装置接收到控制报文后，CPU将其解析为定时时间和调延参数，并通过PCI总线将调延参数发送给调延控制模块；
外部时钟源和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；当调延参数通过PCI接口输入至参数解析模块后，参数解析模块再将调延参数解析为使能信号EN、通道1时钟频率CH1_CLK、通道2时钟频率CH2_CLK、通道2时钟延时时间CLK_DELAY、通道2触发延时时间TRIG_DELAY和保留数据，并分别存入对应的寄存器；
各个双通道共享时钟触发调延装置通过RJ-45接口向局域网广播各自的PTP同步报文，PTP同步报文由PCI总线传至MAC芯片，组装成MAC帧后由MII接口传输至以太网PHY芯片，以太网PHY芯片先对MAC帧进行解封装，然后进行并串转换并打上时间戳，最后按照物理层的规则编码，并进行数模转换，由RJ-45接口发送至局域网；每个双通道共享时钟触发调延装置再接收自身以外的PTP同步报文，并发送给各自内部的CPU，CPU通过最佳主时钟算法确定出某一个双通道共享时钟触发调延装置为主时钟节点，主时钟节点的本地参考时钟记为主时钟节点的PTP时钟，其余双通道共享时钟触发调延装置为从时钟节点；
主从时钟节点之间继续进行PTP同步报文交换，从时钟节点的以太网PHY芯片根据本地参考时钟和PTP同步报文中的时间戳修正自身的PTP时钟，将其同步到主时钟节点的PTP时钟，然后持续该过程，以维持整个***的时钟同步；
当主从时钟同步后，每个双通道共享时钟触发调延装置中的CPU开始计数PTP时钟，当PTP时钟到达各自的定时时间后，CPU向FPGA发送一个开始信号；
当FPGA接收到CPU发送过来的开始信号时，FPGA读取各寄存器值，当读取EN寄存器值为0xffffffff时，FPGA将接收到的时钟信号通过倍频模块倍频，再按照CH1_CLK和CH2_CLK寄存器中的值通过分频器对倍频后的时钟信号进行分频，产生两路时钟信号，然后再按照CLK_DELAY寄存器中的值，利用计数器1进行时钟延时粗调；同时，FPGA将接收到的触发信号通过分路模块分成两路，然后根据TRIG_DELAY寄存器中的值，利用计数器2对这两路触发信号进行延时粗调；最后，延时粗调后的四路信号传输到精准延时模块，其中，两路时钟信号分别输入至两块时钟延时芯片，两路触发信号分别输入至两块触发延时芯片，然后FPGA按照CLK_DELAY和TRIG_DELAY寄存器中的值，控制四组延时芯片，通过四组延时芯片对自个输入的信号进行延时精调，最后通过信号输出接口输出。
图4是精准延时模块的电路原理图。
在本实施例中，FPGA实现第一级粗延时，再由DS1123L-200芯片实现第二级精准延时，该芯片最小步进2ns，芯片控制简单，完全能够满足需求。设计2路时钟信号和2路触发信号共4路信号实现延时控制，其电路原理图如图4所示，其中，左边两幅为实现时钟信号延时控制的电路原理图，右边两幅为实现触发信号延时控制的电路原理图。
图5是FPGA芯片内部设计的原理图。
如图5所示，FPGA内部收到PCI传输的数据，并解析出来，分为六个数据，使能信号、通道1的时钟频率、通道2的时钟频率、通道2时钟延时时间、通道2触发延时时间和保留数据。
将输入时钟10MHz，通过PLL核，倍频产生200MHz主频信号，这样，FPGA芯片内部延时，就以主频信号为基，主频信号周期为5ns，那么其延时最小步进为5ns。
当收到PCI传入的数据之后，先将数据存入对应的六个寄存器中。
当读取到使能寄存器值为0xffffffff时，FPGA先将时钟信号按照CH1_CLK寄存器和CH2_CLK寄存器中的值分频，产生两路时钟信号。由于主频为200MHz，只能获得其整数倍分频。若想获得其他频率的时钟输出，则需要改变代码，将主频改为其他频率。
图6是延时原理示意图。
在本实施例中，图2中的计数器1、2中均包含A、B两组计数器；对延时前的时钟信号检测其边沿，当检测到边沿之后，用计数器计数。如图6所示，具体过程为：当检测到时钟上升沿之后，根据PCI接口传入的延时时间，改变计数器B的计数个数，当计数器A计数完成后，则将输出置高。当检测到时钟下降沿之后，根据PCI接口传入的延时时间，改变计数器B的计数个数，当计数器A计数完成后，则将输出置低。这样就完成了一个周期的延时操作。
根据延时的原理，可以知道，延时时间不应该超过一个周期的长度。因为时钟是周期信号，超过一个周期的延时也没有意义。所有需要判断延时时间，若延时时间大于一个时钟周期，则将延时时间除以时钟周期取余。对于硬件电路来说，除法电路消耗资源太多，所以不适宜在硬件电路中设计过多的除法。所以将这个判断延时时间与周期大小关系，以及取余操作，放在了上位机上面。这样节省了FPGA资源。
对于触发的延时操作，也是通过检测上升沿和下降沿来实现的。不过默认触发的产生不是周期信号，而是只有一个脉冲信号，所以，没有判断延时的大小和周期的关系。
图7是同步以太网模式禁止的DP83640内部时钟。
图8是同步以太网模式使能的DP83640内部时钟。
图9是PTP同步时DP83640的工作框图。
在PTP时钟同步网络中，会有一个固定的主时钟节点，其他时钟节点以这个主时钟为标准来同步本地时钟，主时钟节点由最佳主时钟算法自行确定精度最高、稳定性最好的节点。
DP83640具有几个内部时钟，包括本地参考时钟，一个以太网接收时钟和一个PTP时钟信号源，同时还包括一个内部的PTP数字计数器，以及可以控制数字计数器和PTP时钟速率的逻辑。主时钟节点的同步以太网模式被禁止，其内部时钟如图7所示。一个外部晶振或振荡器对本地参考时钟提供了激励。本地参考时钟成为器件中所有时钟的核心。从接收的以太网包数据流中恢复接收时钟，并锁定到对接点中的发送时钟。在正常工作时，利用PTP报文将从时钟节点中的PTP时钟和计数器与主器件中的PTP时钟和计数器相匹配。通过控制速率调节逻辑可完成这种匹配。从时钟节点的同步以太网模式被使能，将PTP时钟、数字计数器和PTP速率调节逻辑的控制从本地参考时钟切换到已恢复的接收时钟上其内部时钟如图8所示。这具有将从***的PTP时钟和计数器锁定到主***的PTP时钟和计数器的效果。图9是PTP同步时DP83640的工作框图。
图10是改进的PTP时钟同步算法的功能框图。
图11是改进的PTP时钟同步***动态建模的信号流程图。
本实施例中使用了一种改进的PTP时钟同步算法，以抑制三种典型干扰(时钟频率漂移、时钟速率漂移和网络噪声)的影响。该算法是基于对PTP时间同步控制环路中时间偏移的干扰影响的直接补偿，采用基于AR模型的随机方法来优化估计干扰的频谱特性。图10为该算法的功能框图。提出的包括直接补偿的PTP时间同步控制***由以下主要功能模块组成：基于AR模型的干扰消除器、基于递归最小二乘的自适应权重控制机制以及带有反馈的时钟速率计算控制器。干扰消除器的滤波器系数自适应地更新以减少来自时间偏移的干扰影响。信号流程图如图11所示。该算法的结构是基于线性预测滤波器和递归最小二乘算法对干扰进行估计和对y(n)的补偿，信号ζ(n)表示去除了干扰的残差，用作时钟频率合成的反馈信号。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种分布式的共享时钟触发调延***，其特征在于，包括：主控设备、多个双通道共享时钟触发调延装置，以及连接主控设备和多个双通道共享时钟触发调延装置的局域网；
其中，所述双通道共享时钟触发调延装置又包括以下部件：
PCI总线，用于实现主控设备与双通道共享时钟触发调延装置间数据传输，以及为装置中的各模块供电；
电源模块，通过PCI总线给整个装置供电；
同步控制模块，包括CPU与MAC芯片；其中，CPU控制装置中各模块之间的数据通信、进程管理，MAC芯片实现IP数据报和帧的转换转换；
以太网PHY芯片，作为物理接口收发器，用于实现数据的转换、编码解码、模拟信号转换和收发，并对收到或发送的任意数据包打时间戳；
时钟模块，用于给以太网PHY芯片提供本地参考时钟；
信号输入、输出接口，用于本装置对外接的时钟信号和触发信号进行输入、输出；
调延控制模块，由FPGA实现，FPGA主要功能包括参数解析模块、倍频模块、分频器、分路模块、计数器和寄存器组；主要是根据调延参数对时钟信号和触发信号进行延时粗调；
精准延时模块，包括四块时钟延时芯片，其中，两块用于触发信号的延时精调，另外两块用于时钟信号的延时精调；
RJ-45接口，用于连接局域网，实现主控设备和多个双通道共享时钟触发调延装置以及多个双通道共享时钟触发调延装置之间的通信；
共享时钟触发调延***的工作流程为：
主控设备通过局域网由RJ-45接口给各个双通道共享时钟触发调延装置分别发送控制报文，控制报文包括定时时间和调延参数；各个双通道共享时钟触发调延装置接收到控制报文后，CPU将其解析为定时时间和调延参数，并通过PCI总线将调延参数发送给调延控制模块；
外部时钟源和触发源通过信号输入接口给调延控制模块提供时钟信号和触发信号；当调延参数通过PCI接口输入至参数解析模块后，参数解析模块再将调延参数解析为使能信号EN、通道1时钟频率CH1_CLK、通道2时钟频率CH2_CLK、通道2时钟延时时间CLK_DELAY、通道2触发延时时间TRIG_DELAY和保留数据，并分别存入对应的寄存器；
各个双通道共享时钟触发调延装置通过RJ-45接口向局域网广播各自的PTP同步报文，PTP同步报文由PCI总线传至MAC芯片，组装成MAC帧后由MII接口传输至以太网PHY芯片，以太网PHY芯片先对MAC帧进行解封装，然后进行并串转换并打上时间戳，最后按照物理层的规则编码，并进行数模转换，由RJ-45接口发送至局域网；每个双通道共享时钟触发调延装置再接收自身以外的PTP同步报文，并发送给各自内部的CPU，CPU通过最佳主时钟算法确定出某一个双通道共享时钟触发调延装置为主时钟节点，主时钟节点的本地参考时钟记为主时钟节点的PTP时钟，其余双通道共享时钟触发调延装置为从时钟节点；
主从时钟节点之间继续进行PTP同步报文交换，从时钟节点的以太网PHY芯片根据本地参考时钟和PTP同步报文中的时间戳修正自身的PTP时钟，将其同步到主时钟节点的PTP时钟，然后持续该过程，以维持整个***的时钟同步；
当主从时钟同步后，每个双通道共享时钟触发调延装置中的CPU开始计数PTP时钟，当PTP时钟到达各自的定时时间后，CPU向FPGA发送一个开始信号；
当FPGA接收到CPU发送过来的开始信号时，FPGA读取各寄存器值，当读取EN寄存器值为0xffffffff时，FPGA将接收到的时钟信号通过倍频模块倍频，再按照CH1_CLK和CH2_CLK寄存器中的值通过分频器对倍频后的时钟信号进行分频，产生两路时钟信号，然后再按照CLK_DELAY寄存器中的值，利用计数器1进行时钟延时粗调；同时，FPGA将接收到的触发信号通过分路模块分成两路，然后根据TRIG_DELAY寄存器中的值，利用计数器2对这两路触发信号进行延时粗调；最后，延时粗调后的四路信号传输到精准延时模块，其中，两路时钟信号分别输入至两块时钟延时芯片，两路触发信号分别输入至两块触发延时芯片，然后FPGA按照CLK_DELAY和TRIG_DELAY寄存器中的值，控制四组延时芯片，通过四组延时芯片对自个输入的信号进行延时精调，最后通过信号输出接口输出。
2.根据权利要求1所述的分布式的时钟触发调延***，其特征在于，所述延时粗调的延时时间不超过时钟信号的周期长度。
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