CN103995471A - 一种分布式控制***的时钟同步方法 - Google Patents
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Abstract
本发明公开了一种分布式控制***的时钟同步方法,主***的FPGA每隔一个伺服周期发出一个脉冲信号,一路输出到主***的CPU并触发主***的CPU进行新的伺服周期运算,另一路通过主***的输出端口电路、同步信号线传送至各辅***,同步触发各辅***的CPU开始新的伺服周期运算。本发明公开的分布式控制***的时钟同步方法,通过主***周期发送的同步脉冲信号作为整个***的时钟基准,保证各个子***的伺服周期开始时间一致,同步差异仅为同步信号在导线间传输延时差异,因而能够达到纳秒级同步精度,特别适用于大型复杂、同步精度要求高的分布式控制***。
Description
技术领域
本发明涉及一种分布式控制***的时钟同步方法,特别涉及一种多机箱大型分布式控制***的纳秒级同步方法,属于自动控制技术领域。
背景技术
分布式控制***作为一种新兴技术,已成为现代大型控制设备主要支柱之一。它具有硬件积木化,软件模块化,可靠性高等众多优点,广泛应用于电力网络控制、大型设备控制等领域。分布式控制***由多个子***组成,这些子***位于不同的机箱且工作时需要严格伺服周期同步,由于各个机箱时钟***是相互独立,处于不相同机箱的子***处在不同的时钟域,这些频率近似相等的时钟***内晶振存在相位偏差及频率的微小偏差。子***长时间工作过程中,时钟***频内晶振率微小偏差随时间的累积会造成子***之间伺服周期开始时刻的差异,从而造成各个子***伺服周期开始时间并不同时产生,***整体同步性遭破坏。
现有技术的分布式控制***的时钟同步方法一般采用软件同步或软硬件混合同步的方法。软件同步是基于特定总线或特定网络协议,如CAN总线,NTP协议和PTP协议,并运用一些处理算法,如Cristian算法、Berkeley算法、平均值算法等,来完成时钟同步。软件同步具有成本较低、操作灵活、通用性强等优点,但网络协议和算法较为复杂,并且由于网络延迟的不确定性及算法造成时间延时的不可控性,使软件同步的精度较低,一般仅为亚微秒级(10-6秒一10-3秒),无法满足对同步精度要求较高的分布式控制***的需要。软硬件混合同步一般指在选取某一个节点处使用硬件同步UTC时钟,其它节点使用软件同步,采用软硬件混合同步仍然存在网络协议和算法复杂、同步精度低(仅为亚微秒级)等缺陷。
现有的复杂、大型的分布式控制***对时钟同步精度要求较高,一般为纳秒级,而现有技术的各种时钟同步方法显然不能满足此要求,因而研究一种方法更简单、精度更高(纳秒级)的时钟同步方法,满足日益发展的分布式控制***的更苛刻同步要求就势在必行了。
发明内容
本发明旨在解决现有技术的分布式控制***的时钟同步方法存在的同步协议和算法复杂、同步精度低(不能达到纳秒级同步)的缺陷与不足,提供一种分布式控制***的时钟同步方法,由主***通过单独设置的同步信号传输电路,周期发送脉冲信号至各辅***,同步触发主***和各辅***的CPU开启新的伺服周期,保证各个子***的伺服周期开始时间一致,各子***间的同步差异仅为同步信号在导线间传输延时差异,因而本同步方法能够达到纳秒级同步,特别适用于大型复杂、同步精度要求高的分布式控制***。
本发明为实现技术目的采用的技术方案是:一种分布式控制***的时钟同步方法,包括主***和n个辅***,所述主***和每个辅***包括CPU、FPGA,所述主***还包括输出端口电路,所述辅***还包括接收端口电路,所述主***的FPGA每隔一个伺服周期发出一个脉冲信号,所述脉冲信号一路输出到主***的CPU并触发主***的CPU进行新的伺服周期运算,所述脉冲信号的另一路通过主***的输出端口电路、同步信号线传送至各辅***,再经过各辅***的接收端口电路、FPGA,输出至各辅***的CPU并触发各辅***的CPU开始新的伺服周期运算。
一种分布式控制***的时钟同步方法,所述主***的输出端口电路包括光电隔离芯片和单端转差分芯片,所述辅***的接收端口电路包括光电隔离芯片和差分转单端芯片,所述主***的FPGA发出的脉冲信号经过主***的光电隔离芯片传送至主***的单端转差分芯片,转换为差分信号后通过同步信号线传送至各个辅***的差分转单端芯片,再转换成单端信号后传送至各辅***的光电隔离芯片,再传送至各辅***的FPGA。
一种分布式控制***的时钟同步方法,所述光电隔离芯片的型号优选TLP2631。
一种分布式控制***的时钟同步方法,所述单端转差分芯片的型号优选SN75174DW,所述差分转单端芯片的型号优选SN75174DW。
与现有技术相比,本发明的显著优点在于:
1、本发明提供的时钟同步方法,由主***周期发送脉冲信号至各辅***,同步触发主***和各辅***的CPU开启新的伺服周期,保证各个子***的伺服周期开始时间一致,各子***间的同步差异仅为同步信号在导线间传输延时差异,因而本同步方法能够达到纳秒级同步,特别适用于大型复杂、同步精度要求高的分布式控制***。
2、本发明提供的时钟同步方法,避免了繁杂的通信协议和算法,方法特别简单、便于实施。
3、本发明提供的时钟同步方法,主***与辅***之间的同步信号转换成差分信号进行传输,保证了同步信号的稳定性,光隔芯片保证了***的可靠性。
4、本发明提供的时钟同步方法,可以通过改变主***FPGA发出的脉冲信号的周期实现对整个***伺服周期的调节,方法简单、灵活、便于实现。
附图说明
图1是本发明的分布式控制***的时钟同步方法的架构图及信号流图。
图2是本发明的分布式控制***的时钟同步方法的同步信号的时序图。
图3是本发明的分布式控制***的时钟同步方法的主***的输出端口电路示意图。
图4是本发明的分布式控制***的时钟同步方法的辅***的接收端口电路示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
参见图1,本发明的分布式控制***的时钟同步方法的架构图及信号流图。时钟同步***包括主***和多个辅***,主***可任意选取一个子***作为主***,其它子***则为辅***。主***和辅***均包括CPU和FPGA(现场可编程逻辑门阵列),主***还包括输出端口电路,辅***还包括接收端口电路。主***的FPGA每隔一个伺服周期产生一个脉冲信号(即基准时钟校准信号),作为整个分布式***的时钟基准,辅***的FPGA则仅接收主***发出的同步信号。主***的FPGA产生的脉冲信号一路输出到主***的CPU并触发主***的CPU进行新的伺服周期运算,另一路通过输出端口电路、同步信号线、接收端口电路输出到各个辅***的FPGA,再输出到各个辅***的CPU并触发各个辅***的CPU开始新的伺服周期运算。
伺服周期指CPU扫描处理周期,伺服周期长短根据计算程序复杂程度,设备要求的控制频率及控制***带宽等因素共同确定。现有技术的分布式控制***中,各子***的FPGA每隔一个伺服周期也产生一个脉冲信号,用以触发CPU进行伺服周期运算,但是各个子***的脉冲信号是独立的,并不同步。为实现各子***的时钟同步(即伺服周期触发时间同步),现有技术运用网络协议(如NTP协议和PTP协议),以及处理算法(如Cristian算法、Berkeley算法、平均值算法等),通过系列复杂的运算过程得到时钟误差,并用于调整各子***的伺服周期开始时间。而本发明采用仅由主***的FPGA发出脉冲信号作为整个***的同步基准,其它子***的FPGA不再发出脉冲信号、而仅接收主***发出的脉冲信号,并在***中增加接口硬件(输出端口电路、接收端口电路)及信号传输电路,用于传输、接收伺服周期开始信号,使各子***的伺服周期均按照统一脉冲信号触发而开始,从而实现各子***的时钟同步。各子***间的同步差异仅为同步信号在导线间传输延时差异,因而本同步方法能够达到纳秒级同步精度,远远高于采用网络协议和算法的软件同步精度,特别适用于对时钟同步精度要求较高的大型复杂的分布式控制***。
参见图2,本发明的分布式控制***的时钟同步方法的同步信号的时序图,主***的FPGA每隔一个伺服周期产生一个脉冲信号(高电平),触发CPU进行新的伺服周期运算。触发原理具体为:当各子***的板卡接收到伺服周期开始信号(即脉冲信号)后,触发CPU进行伺服周期运算,根据运算复杂度,计算开始到计算结束需要不等的时间。CPU计算结束后,CPU处于空闲状态,等待新的伺服周期开始信号到来。
本发明提供的分布式控制***的时钟同步方法,调整主***发出的脉冲信号的周期后,所有子***伺服周期开始时间及周期长度将自动跟随改变,因此只需修改时钟基准***伺服周期,可以达到整***伺服周期改变的目的,而改变伺服周期长度只需改变代码中计数器数值,因而调节伺服周期非常灵活、方便。
参见图3和图4,本发明提供的分布式控制***的时钟同步方法主***的输出端口电路、从***的接收端口电路的示意图。输出端口电路包括光电隔离芯片和单端转差分芯片,接收端口电路包括光电隔离芯片和差分转单端芯片。主***的FPGA发出的脉冲信号经过主***的光电隔离芯片传送至主***的单端转差分芯片,转换为差分信号后通过同步信号线传送至辅***的差分转单端芯片,再转换成单端信号后,传送至辅***的光电隔离芯片,再传送至辅***的FPGA。脉冲信号转换为差分信号后传输,保证了脉冲信号的稳定性,光电隔离芯片保证了***可靠性,使整体同步信号传输电路具有良好的稳定性和可靠性。
本发明提供的分布式控制***的时钟同步方法,光电隔离芯片的型号优选TLP2631,单端转差分芯片的型号优选SN75174DW,差分转单端芯片的型号优选SN75174D。
Claims (4)
1.一种分布式控制***的时钟同步方法,包括主***和n个辅***,所述主***和每个辅***包括CPU、FPGA,其特征在于:所述主***还包括输出端口电路,所述辅***还包括接收端口电路,所述主***的FPGA每隔一个伺服周期发出一个脉冲信号,所述脉冲信号一路输出到主***的CPU并触发主***的CPU进行新的伺服周期运算,所述脉冲信号的另一路通过主***的输出端口电路、同步信号线传送至各辅***,再经过各辅***的接收端口电路、FPGA,输出至各辅***的CPU并触发各辅***的CPU开始新的伺服周期运算。
2.一种根据权利要求1所述的分布式控制***的时钟同步方法,其特征在于:所述主***的输出端口电路包括光电隔离芯片和单端转差分芯片,所述辅***的接收端口电路包括光电隔离芯片和差分转单端芯片,所述主***的FPGA发出的脉冲信号经过主***的光电隔离芯片传送至主***的单端转差分芯片,转换为差分信号后通过同步信号线传送至各个辅***的差分转单端芯片,再转换成单端信号后传送至各辅***的光电隔离芯片,再传送至各辅***的FPGA。
3.一种根据权利要求2所述的分布式控制***的时钟同步方法,其特征在于:所述光电隔离芯片的型号优选TLP2631。
4.一种根据权利要求2所述的分布式控制***的时钟同步方法,其特征在于:所述单端转差分芯片的型号优选SN75174DW,所述差分转单端芯片的型号优选SN75174D。
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