CN110958052A - 窄带多子带的时分射频拉远单元及子带分离合路的方法 - Google Patents
窄带多子带的时分射频拉远单元及子带分离合路的方法 Download PDFInfo
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Abstract
本发明公开了一种窄带多子带的时分射频拉远单元及子带分离合路的方法,其中窄带多子带时分射频拉远单元包括多通道直接数字式频率合成器组,下行数字上变频器单元,上行数字下变频器单元,下行子带合路用的乘法器组,上行子带分离用的乘法器组和累加器。本发明通过复用直接数字式频率合成器组,在超多载波的应用场景下可以节省大量硬件资源和逻辑资源。
Description
技术领域
本发明涉及一种子带(载波)分离和合路方案,尤其涉及一种窄带超多子带的时分射频拉远单元的子带(载波)分离和合路方案。
背景技术
射频拉远单元在无线通信领域占据着重要地位。射频拉远单元主要完成的功能是:下行部分将基带单元通过光纤传输过来的串行基带数据进行数字上变频,最终转换成中频数字信号,再通过DAC转换成模拟信号,最后通过射频部分上变频和放大后再通过天线发射出去;相反上行部分接收用户信号,通过射频部分放大和下变频成中频模拟信号,再通过ADC转换成数字中频信号,数字中频信号通过数字下变频最终转换成串行基带信号通过光纤传输给基带单元。
数字上变频和数字下变频是射频拉远单元最基本的功能。数字上变频主要完成的是将基带零频信号数据率提升和子带(载波)频点的搬移分离从而实现子带的合路,数字下变频主要完成的是将中频数字信号数据率降低和子带频点归零从而实现子带的分离。子带的分离和合路,是数字中频的一个重要部分,对于超多子带的应用需要使用大量直接数字式频率合成器消耗大量硬件资源和逻辑资源。因此,在超多子带的应用中如何通过合理的设计使在性能满足的条件下节省硬件资源和逻辑处理的资源是一个值得深入研究的课题。
发明内容
本发明的目的在于提供一种窄带多子带的时分射频拉远单元的子带分离和合路方法,该方法通过上下行共用多通道直接数字式频率合成器组和速率与面积的均衡节省了大量的硬件资源和逻辑资源。
本发明解决其技术问题所采用的技术方案是:
提供一种实现子带分离和合路的窄带多子带时分射频拉远单元,包括:
多通道直接数字式频率合成器组,包括多个多通道直接数字式频率合成器,用于提供子带频点搬移所需的单音信号,并通过输出标志位分别同步上行和下行数据;
下行数字上变频器单元,通过所述下行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
上行数字下变频器单元,通过所述上行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
下行子带合路用的乘法器组,包括多个乘法器,且与所述下行数字上变频器单元、所述多通道直接数字式频率合成器组均连接;
上行子带分离用的乘法器组,包括多个乘法器,且与所述上行数字下变频器单元、所述多通道直接数字式频率合成器组均连接;
累加器,与所述下行子带合路的乘法器组连接。
接上述技术方案,所述多通道直接数字式频率合成器、所述下行子带合路用的乘法器组、所述上行子带分离用的乘法器组均为多模块并行工作,所述多通道直接数字式频率合成器组的通道数为总的子带数和并行模块数的商。
接上述技术方案,所述下行数字上变频器单元将基带低速率的串行数据通过插值提升数据率,并通过串并转换将所有子带的数据转换成与所述多通直接数字式频率合成器组对应的数据排列。
接上述技术方案,该窄带多子带时分射频拉远单元还包括复位模块,与所述多通直接数字式频率合成器组连接,该复位模块通过复位来配置所述多通直接数字式频率合成器组的频率控制字。
本发明还提供了一种窄带多子带时分射频拉远单元实现子带分离和合路的方法,包括以下步骤:
多通道直接数字式频率合成器组中每个通道都产生与多个子带对应的单音信号;并输出相应的标志位通过上行同步逻辑单元、下行同步逻辑单元分别控制上行数字下变频器单元、下行数字上变频器单元的同步;
下行数字上变频器单元将基带低速率的串行数据插值到满足多个子带合路所需的数据率上,同时对数据进行串并转换使其与多通道直接数字式频率合成器组的数据排列一致;
上行数字下变频器单元将合路的多个子带的宽度信号抽取到满足多个子带分离所需的数据率上;
下行子带合路用的乘法器组将多通道直接数字式频率合成器组的单音信号和对应子带下行的基带信号进行乘法运算,使各个子带搬频到约定的频点再经过累加器实现子带的聚合;
上行数字下变频器单元将多通道直接数字式频率合成器组的单音信号和合路的多个子带的宽度信号进行乘法运算,使各个子带搬移到零频实现子带分离。
接上述技术方案,子带分离和合路时上下行子带数据都是多个子带并行输入。
接上述技术方案,多通道直接数字式频率合成器组输出标志位通过上行同步逻辑单元来控制上行数字下变频器单元的最后一级抽取滤波器的输入标志位信号控制多通道直接数字式频率合成器组的子带和上行数据的子带一一对应。
接上述技术方案,多通道直接数字式频率合成器组的输出标志位通过下行同步逻辑单元控制下行数字上变频器单元最后一级插值滤波器的输入标志位信号控制多通道直接数字式频率合成器组的子带和下行数据的子带一一对应。
本发明产生的有益效果是:本发明的上行数字下变频器单元和下行数字上变频器单元根据***总的有效带宽将上下行数据率变换到合适值再进行载波分离和合路,可以在性能满足要求的条件下使逻辑资源得到充分利用;多通道直接数字式频率合成器组通过将直接数字式频率合成器组为上下行链路所共用,节省了大量的硬件资源和逻辑资源。
附图说明
下面将结合附图及实施例对本发明作进一步说明,附图中:
图1是本发明实施例实现子带分离和合路的窄带多子带时分射频拉远单元方案的结构框图。
图2是本发明实施例多通道直接数字式频率合成器的数据和输出标志位时序图。
图3是本发明实施例数字上/下变频后440子带的排列示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。
如图1所示,本发明实施例实现子带分离和合路的多子带射频拉远单元包括多通道直接数字式频率合成器组单元1、下行同步逻辑单元2、上行同步逻辑单元3、下行数字上变频器单元4、下行子带合路用的乘法器组5、上行子带分离用的乘法器组6、上行数字下变频器单元7和累加器8。
多通道直接数字式频率合成器组1,包括多个多通道直接数字式频率合成器,用于提供子带频点搬移所需的单音信号,并通过输出标志位分别同步上行和下行数据;
下行数字上变频器单元4,通过所述下行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
上行数字下变频器单元7,通过所述上行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
下行子带合路用的乘法器组5,包括多个乘法器,且与所述下行数字上变频器单元4、所述多通道直接数字式频率合成器组1均连接;
上行子带分离用的乘法器组6,包括多个乘法器,且与所述上行数字下变频器单元7、所述多通道直接数字式频率合成器组1均连接;
累加器8,与所述下行子带合路的乘法器组5连接。
本发明中,多通道直接数字式频率合成器组1、所述下行子带合路用的乘法器组5、所述上行子带分离用的乘法器组6均为多模块并行工作,所述多通道直接数字式频率合成器组1的通道数为总的子带数(上行或者下行子带的个数)和并行模块数(上行或者下行并行模块的个数)的商。
进一步地,下行数字上变频器单元4将基带低速率的串行数据通过插值提升数据率,并通过串并转换将所有子带的数据转换成与所述多通直接数字式频率合成器组1对应的数据排列。
该窄带多子带时分射频拉远单元还包括复位模块(图中未示出),与所述多通直接数字式频率合成器组1连接,该复位模块通过复位来配置所述多通直接数字式频率合成器组1的频率控制字。
基于上述窄带多子带时分射频拉远单元实现子带分离和合路的方法具体包括以下步骤:
多通道直接数字式频率合成器组1中每个通道都产生与各个子带对应的单音信号;并输出相应的标志位通过上行同步逻辑单元3、下行同步逻辑单元2分别控制上行数字下变频器单元7、下行数字上变频器单元4的同步;
下行数字上变频器单元4将基带低速率的串行数据插值到满足多个子带合路所需的数据率上,同时对数据进行串并转换使其与多通道直接数字式频率合成器组1的数据排列一致;
上行数字下变频器单元7将合路的多个子带的宽度信号抽取到满足多个子带分离所需的数据率上;
下行子带合路用的乘法器组5将多通道直接数字式频率合成器组1的单音信号和对应子带下行的基带信号进行乘法运算,使各个子带搬频到约定的频点再经过累加器实现子带的聚合;
上行数字下变频器单元7将多通道直接数字式频率合成器组1的单音信号和合路的多个子带的宽度信号进行乘法运算,使各个子带搬移到零频实现子带分离。
其中,子带分离和合路时上下行子带数据都是多个子带并行输入。
多通道直接数字式频率合成器组1输出标志位通过上行同步逻辑单元3来控制上行数字下变频器单元7的最后一级抽取滤波器的输入标志位信号控制多通道直接数字式频率合成器组的子带和上行数据的子带一一对应。
多通道直接数字式频率合成器组1的输出标志位通过下行同步逻辑单元2控制下行数字上变频器单元4最后一级插值滤波器的输入标志位信号控制多通道直接数字式频率合成器组1的子带和下行数据的子带一一对应。
如图2所示,本发明实施例的多通道直接数字式频率合成器以16个通道为例,产生与16个子带对应的单音信号。本实施例中,总的子带数为440,因此需要28个并行的该多通道直接数字式频率合成器。多通道直接数字式频率合成器组的频率控制字通过初始化文件,在多通道直接数字式频率合成器组复位时输入到多通道直接数字式频率合成器组中。
根据***时钟和数据率的关系,如图3所示,下行数字上变频器单元4或者上行数字下变频器单元7将440子带的信号按28个子带一组转换成并行数据同时数据以16个时钟周期为一个处理周期。多通道直接数字式频率合成器组1也是按照28个直接数字式频率合成器为一组,这使得基带数据的各个子带和多通道直接数字式频率合成器组1对应子带的单音信号能够一一对应,为数据的进一步处理做好准备。
下行数字上变频器单元4是将基带低速率的串行数据插值到满足440子带合路所需的数据率上,同时对数据进行串并转换使其与直接数字式频率合成器组1的数据排列一致,从而使得逻辑实现的速率和面积(即消耗逻辑资源的多少)更加合理。数据排列一致指子带的排列顺序和直接数字式频率合成器组产生单音的排列顺序一一对应,即子带0与频率合成器组产生的0号单音对应,可查看对照图2和图3。
上行数字下变频器单元7是将合路的440个子带的宽度信号抽取到满足440子带分离所需的数据率上,方便后续的数据处理;
乘法器包括上行乘法器单元6和下行乘法器单元5。上行数字下变频器单元7和下行数字上变频器单元4在进行乘法运算之前将上下行数据的数据率和数据排列都转换成与直接数字式频率合成器组1的数据一致,为乘法运算做好了准备。
下行乘法器单元5,通过将多通道直接数字式频率合成器组1的单音信号和对应子带下行的基带信号进行乘法运算,使各个子带搬频到约定的频点再经过累加器单元8实现子带的聚合。上行乘法器单元6,通过将多通道直接数字式频率合成器组1的单音信号和合路的440个子带的宽度信号进行乘法运算,使各个子带搬移到零频实现子带分离。
上行数字下变频器单元7包含几级数据抽取滤波器单元,各级滤波器在ready输入信号有效后开始进行工作并输出抽取滤波后的数据。本发明通过将多通道直接数字式频率合成器组1输出的ready标志位用来控制上行数字下变频器单元7最后一级抽取滤波器的ready输入信号,使上行数字下变频器单元7和多通道直接数字式频率合成器组单元1达到同步,从而使上行合路的宽带信号与直接数字式频率合成器组1输出信号进行乘法运算后各个子带能够正确的搬频到零频实现子带的分离。
本发明为了使下行数据和多通道直接数字式频率合成器组1输出数据进行乘法运算时子带是一一对应的,进而就能够正确的将各个子带搬移到指定频点上来,需要将多通道直接数字式频率合成器组1和下行数字上变频器单元4关联起来。
本发明中,下行数字上变频器单元4包含几级数据插值滤波器单元,各级滤波器在ready输入信号有效后开始进行工作并输出插值滤波后的数据。多通道直接数字式频率合成器组1和下行数字上变频器单元4关联的具体做法是:在下行数字上变频器单元的最后一级插值滤波器复位时使滤波器的ready输入信号有效,在滤波器经过两个完整处理周期后先将滤波器的ready输入置于信号无效使滤波器处于等待状态,在滤波器等待一定时间后将多通道直接数字式频率合成器组1的last信号赋值给滤波器的ready信号并使滤波器的ready保持该状态,这样下行数字上变频器单元4的滤波器的ready和直接数字式频率合成器组的last信号就关联起来了,由于下行数字上变频器单元4的滤波器的ready的下一个时钟周期就输出一个数据周期的第一个数据,而直接数字式频率合成器组的last信号的下一个时钟周期同样输出数据周期的第一个数据,这样下行数字上变频器单元4的数据和多通道直接数字式频率合成器组1的数据就能同步。通过上述方法对齐后的两组数据进入乘法器单元5进行乘法运算后就能将各个子带搬移到指定频点上去。
本发明通过将多通道直接数字式频率合成器组的输出标志位与上行数字下变频器7的输入标志位和下行数字上变频器4的输入标志位关联,使得上下行共用直接数字式频率合成器组。对于超多子带的应用,这种多通道直接数字式频率合成器组共用的方案不仅能满足子带分离的需求还能够节省大量的硬件资源和逻辑资源。
应当理解的是,对本领域普通技术人员来说,可以根据上述说明加以改进或变换,而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (8)
1.一种实现子带分离和合路的窄带多子带时分射频拉远单元,其特征在于,包括:
多通道直接数字式频率合成器组,包括多个多通道直接数字式频率合成器,用于提供子带频点搬移所需的单音信号,并通过输出标志位分别同步上行和下行数据;
下行数字上变频器单元,通过所述下行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
上行数字下变频器单元,通过所述上行同步逻辑单元与所述多通道直接数字式频率合成器组连接;
下行子带合路用的乘法器组,包括多个乘法器,且与所述下行数字上变频器单元、所述多通道直接数字式频率合成器组均连接;
上行子带分离用的乘法器组,包括多个乘法器,且与所述上行数字下变频器单元、所述多通道直接数字式频率合成器组均连接;
累加器,与所述下行子带合路的乘法器组连接。
2.根据权利要求1所述的实现子带分离和合路的窄带多子带时分射频拉远单元,其特征在于,所述多通道直接数字式频率合成器、所述下行子带合路用的乘法器组、所述上行子带分离用的乘法器组均为多模块并行工作,所述多通道直接数字式频率合成器组的通道数为总的子带数和并行模块数的商。
3.根据权利要求1所述的实现子带分离和合路的窄带多子带时分射频拉远单元,其特征在于,所述下行数字上变频器单元将基带低速率的串行数据通过插值提升数据率,并通过串并转换将所有子带的数据转换成与所述多通道直接数字式频率合成器组对应的数据排列。
4.根据权利要求1所述的实现子带分离和合路的窄带多子带时分射频拉远单元,其特征在于,该窄带多子带时分射频拉远单元还包括复位模块,与所述多通道直接数字式频率合成器组连接,该复位模块通过复位来配置所述多通道直接数字式频率合成器组的频率控制字。
5.一种基于权利要求1的窄带多子带时分射频拉远单元实现子带分离和合路的方法,其特征在于,包括以下步骤:
多通道直接数字式频率合成器组中每个通道都产生与多个子带对应的单音信号;并输出相应的标志位通过上行同步逻辑单元、下行同步逻辑单元分别控制上行数字下变频器单元、下行数字上变频器单元的同步;
下行数字上变频器单元将基带低速率的串行数据插值到满足多个子带合路所需的数据率上,同时对数据进行串并转换使其与多通道直接数字式频率合成器组的数据排列一致;
上行数字下变频器单元将合路的多个子带的宽度信号抽取到满足多个子带分离所需的数据率上;
下行子带合路用的乘法器组将多通道直接数字式频率合成器组的单音信号和对应子带下行的基带信号进行乘法运算,使各个子带搬频到约定的频点再经过累加器实现子带的聚合;
上行数字下变频器单元将多通道直接数字式频率合成器组的单音信号和合路的多个子带的宽度信号进行乘法运算,使各个子带搬移到零频实现子带分离。
6.根据权利要求5所述的窄带多子带时分射频拉远单元实现子带分离和合路的方法,其特征在于,子带分离和合路时上下行子带数据都是多个子带并行输入。
7.根据权利要求5所述的窄带多子带时分射频拉远单元实现子带分离和合路的方法,其特征在于,多通道直接数字式频率合成器组输出标志位通过上行同步逻辑单元来控制上行数字下变频器单元的最后一级抽取滤波器的输入标志位信号控制多通道直接数字式频率合成器组的子带和上行数据的子带一一对应。
8.根据权利要求5所述的窄带多子带时分射频拉远单元实现子带分离和合路的方法,其特征在于,多通道直接数字式频率合成器组的输出标志位通过下行同步逻辑单元控制下行数字上变频器单元最后一级插值滤波器的输入标志位信号控制多通道直接数字式频率合成器组的子带和下行数据的子带一一对应。
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