CN110911388B - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，能够降低电感。实施方式的半导体装置具备：基板；金属层；设置在金属层之上、且具有上部电极和下部电极的半导体芯片；与上部电极电连接的第一配线板，设置在基板的上方，具有第一板状部、第二板状部和第三板状部，第一板状部与第二板状部平行，第三板状部连接在第一板状部的一端和第二板状部的一端；以及与金属层电连接的第二配线板，设置在基板的上方，具有第五板状部、第六板状部和第七板状部，第五板状部与第六板状部平行，第七板状部连接在第五板状部的一端和第六板状部的一端，第一板状部和第二板状部设置在第五板状部与第六板状部之间，半导体芯片位于包含第五板状部的平面和包含第六板状部的平面之间。

Description

半导体装置
本申请主张享有以日本专利申请2018－173126号(申请日：2018年9月14日)作为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在功率半导体模块中，例如，在金属基板的上方，隔着绝缘基板安装有多个功率半导体芯片。功率半导体芯片例如是MOSFET(Metal Oxide Field Effect Transistor，金属氧化物场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、或者二极管。若功率半导体模块内部的配线电感大，则会产生开关损失变大的问题。
发明内容
实施方式提供能够降低配线电感的半导体装置。
实施方式的半导体装置具备：基板；上述基板之上的金属层；至少一个半导体芯片，设置在上述金属层之上，具有上部电极和与上述金属层电连接的下部电极；与上述上部电极电连接的第一配线板，设置在上述基板的上方，具有第一板状部、第二板状部和第三板状部，上述第一板状部、上述第二板状部和上述第三板状部与上述基板垂直，上述第一板状部与上述第二板状部平行，上述第三板状部与上述第一板状部以及上述第二板状部垂直，上述第三板状部连接在上述第一板状部的一端和上述第二板状部的一端；以及与上述金属层电连接的第二配线板，设置在上述基板的上方，具有第五板状部、第六板状部和第七板状部，上述第五板状部、上述第六板状部和上述第七板状部与上述基板垂直，上述第五板状部与上述第六板状部平行，上述第七板状部与上述第五板状部以及上述第六板状部垂直，上述第七板状部连接在上述第五板状部的一端和上述第六板状部的一端，上述第一板状部和上述第二板状部设置在上述第五板状部与上述第六板状部之间，上述至少一个半导体芯片位于包含上述第五板状部的平面与包含上述第六板状部的平面之间。
附图说明
图1是第一实施方式的半导体装置的示意剖视图。
图2是第一实施方式的半导体装置的示意俯视图。
图3是第一实施方式的半导体装置的示意俯视图。
图4是第一实施方式的半导体装置的示意剖视图。
图5是第一实施方式的半导体装置的作用以及效果的说明图。
图6是第二实施方式的半导体装置的示意剖视图。
图7是第三实施方式的半导体装置的示意俯视图。
图8是第三实施方式的半导体装置的示意俯视图。
图9是第三实施方式的半导体装置的示意剖视图。
图10是第四实施方式的半导体装置的示意俯视图。
图11是第四实施方式的半导体装置的示意剖视图。
图12是第五实施方式的半导体装置的示意剖视图。
图13是第六实施方式的半导体装置的示意俯视图。
图14是第七实施方式的半导体装置的示意俯视图。
具体实施方式
在本说明书中，对相同或者类似的部件标注相同的标记，有时省略重复的说明。
在本说明书中，为了示出零部件等的位置关系，有时将图中的上方向记载为“上”、将图中的下方向记载为“下”。在本说明书中，“上”、“下”的概念并不一定是表示与重力的方向之间的关系的用语。
(第一实施方式)
第一实施方式的半导体装置具备：基板；基板之上的金属层；至少一个半导体芯片，设置在金属层之上，具有上部电极和与金属层电连接的下部电极；与上部电极电连接的第一配线板，设置在基板的上方，具有第一板状部、第二板状部和第三板状部，第一板状部、第二板状部和第三板状部与基板垂直，第一板状部与第二板状部平行，第三板状部与第一板状部以及第二板状部垂直，第三板状部连接在第一板状部的一端和第二板状部的一端；以及与金属层电连接的第二配线板，设置在基板的上方，具有第五板状部、第六板状部和第七板状部，第五板状部、第六板状部和第七板状部与基板垂直，第五板状部与第六板状部平行，第七板状部与第五板状部以及第六板状部垂直，第七板状部连接在第五板状部的一端和第六板状部的一端，第一板状部和第二板状部设置在第五板状部与第六板状部之间，至少一个半导体芯片位于包含第五板状部的假想平面与包含第六板状部的假想平面之间。
图1是第一实施方式的半导体装置的示意剖视图。图2是第一实施方式的半导体装置的示意俯视图。图3是第一实施方式的半导体装置的示意俯视图。图4是第一实施方式的半导体装置的示意剖视图。
第一实施方式的半导体装置是功率半导体模块100。功率半导体模块100并联连接有六个肖特基势垒二极管(SBD)。
第一实施方式的功率半导体模块100具备多个SBD10(半导体芯片)、金属基板12、绝缘基板14(基板)、金属层16、阳极配线板18(第一配线板)、阴极配线板20(第二配线板)、树脂壳体22、盖24、硅胶26。
SBD10具有阳极电极10a(上部电极)和阴极电极10b(下部电极)。
阳极配线板18具有阳极外部端子18a、多个阳极连接部18b(连接部)、第一板状部P1、第二板状部P2、第三板状部P3、第四板状部P4。阴极配线板20具有阴极外部端子20a、阴极连接部20b、第五板状部P5、第六板状部P6、第七板状部P7、第八板状部P8。
图1是图2的AA’剖视图。图2是从功率半导体模块100将盖24以及硅胶26除去后的状态的俯视图。图3是从功率半导体模块100将盖24、硅胶26、以及阳极配线板18除去后的状态的俯视图。图4是图2的BB’剖视图。
金属基板12例如为铜。例如，在将功率半导体模块100安装于产品时，在金属基板12的背面连接有未图示的散热板。
树脂壳体22设置在金属基板12的周围。在树脂壳体22上设置有盖24。并且，在功率半导体模块100的内部作为密封材料填充有硅胶26。树脂壳体22、金属基板12、盖24、以及硅胶26具有对功率半导体模块100内的部件进行保护或者绝缘的功能。
绝缘基板14设置在树脂壳体22中。绝缘基板14设置在金属基板12之上。绝缘基板14具有对金属基板12和金属层16进行绝缘的功能。绝缘基板14在树脂中含有例如由氮化硼等形成的热传导率高的填料。绝缘基板14例如是高热传导材料即氮化铝。
金属层16设置在绝缘基板14上。金属层16例如为铜或者铝。
SBD10设置在金属层16之上。SBD10例如使用钎焊或Ag纳米粒子连接于金属层16。SBD10在上表面具有阳极电极10a、在下表面具有阴极电极10b。
SBD10例如是使用碳化硅(SiC)、硅(Si)、或者氮化镓(GaN)等的半导体芯片。
阳极配线板18设置在绝缘基板14的上方。阳极配线板18具有阳极外部端子18a。阳极外部端子18a设置在树脂壳体22外。
阳极配线板18具有第一板状部P1、第二板状部P2、第三板状部P3、第四板状部P4。第一板状部P1、第二板状部P2、第三板状部P3、第四板状部P4相对于绝缘基板14垂直。
第一板状部P1与第二板状部P2对置。第一板状部P1与第二板状部P2平行。
第三板状部P3与第四板状部P4对置。第三板状部P3与第四板状部P4平行。第三板状部P3以及第四板状部P4与第一板状部P1以及第二板状部P2垂直。
第三板状部P3连接在第一板状部P1的一端和第二板状部P2的一端。第四板状部P4连接在第一板状部P1的另一端和第二板状部P2的另一端。
第一板状部P1、第二板状部P2、第三板状部P3、以及第四板状部P4形成框形状。
阳极配线板18具有多个阳极连接部18b。阳极连接部18b与阳极电极10a连接。阳极连接部18b与阳极电极10a例如使用钎焊连接。并且，例如，使用超声波焊接连接。
阴极配线板20设置在绝缘基板14的上方。阴极配线板20具有阴极外部端子20a。阴极外部端子20a设置在树脂壳体22外。
阴极配线板20具有第五板状部P5、第六板状部P6、第七板状部P7、第八板状部P8。第五板状部P5、第六板状部P6、第七板状部P7、第八板状部P8相对于绝缘基板14垂直。
第五板状部P5与第六板状部P6对置。第五板状部P5与第六板状部P6平行。
第七板状部P7与第八板状部P8对置。第七板状部P7与第八板状部P8平行。第七板状部P7以及第八板状部P8与第五板状部P5以及第六板状部P6垂直。
第七板状部P7连接在第五板状部P5的一端和第六板状部P6的一端。第八板状部P8连接在第五板状部P5的另一端和第六板状部P6的另一端。
第五板状部P5、第六板状部P6、第七板状部P7、以及第八板状部P8形成框形状。
第一板状部P1、第二板状部P2、第三板状部P3、以及第四板状部P4位于第五板状部P5、第六板状部P6、第七板状部P7、以及第八板状部P8的内侧。第一板状部P1以及第二板状部P2位于第五板状部P5与第六板状部P6之间。第三板状部P3以及第四板状部P4位于第七板状部P7与第八板状部P8之间。
SBD10位于由第五板状部P5、第六板状部P6、第七板状部P7、以及第八板状部P8形成的框形状的内侧。例如，SBD10位于包含第五板状部P5的假想平面(图1中的KP5)和包含第六板状部P6的假想平面(图1中的KP6)之间。
并且，SBD10位于由第一板状部P1、第二板状部P2、第三板状部P3、以及第四板状部P4形成的框形状的内侧。例如，SBD10位于包含第一板状部P1的假想平面(图1中的KP1)和包含第二板状部P2的假想平面(图1中的KP2)之间。
第一板状部P1与第五板状部P5之间的距离例如为2mm以下。第二板状部P2与第六板状部P6之间的距离例如为2mm以下。
其次，对第一实施方式的半导体装置的作用以及效果进行说明。
若功率半导体模块内部的配线电感大，则在高速地进行半导体芯片的开关动作时，会产生电涌电压或电压波形的振铃现象。电涌电压或电压波形的振铃现象会导致器件的破坏或EMI(电磁干涉)噪声的增加，因此会成为问题。若使开关动作低速则能够抑制电涌电压或电压波形的振铃现象，但会产生开关损失变大的问题。因而，谋求降低功率半导体模块的内部电感。
图5是第一实施方式的半导体装置的作用以及效果的说明图。图5是与图1相当的剖视图。图5中用箭头示出在阳极配线板18和阴极配线板20流动的电流的方向。
配线的电感包括由自感应导致的自电感和由互感应导致的互电感。配线的电感是自电感与互电感之和。例如，阳极配线板18和阴极配线板20的电感是阳极配线板18与阴极配线板20各自的自电感和伴随阳极配线板18和阴极配线板20的互感应的互电感之和。
关于功率半导体模块100，阳极配线板18和阴极配线板20的大部分为平行平板，在平行平板的部分，电流的流动方向为相反方向。因此，互电感沿抵消自电感的方向发挥作用。因而，阳极配线板18和阴极配线板20的电感降低。因此，功率半导体模块100的内部的电感降低。
并且，在功率半导体模块100中，以包围多个SBD10的方式设置阳极配线板18和阴极配线板20。因此，各个SBD10的电流路径的电阻变小。并且，SBD10的电流路径的电阻的偏差变小。因而，例如，在多个SBD10之间，电流偏差变小。因此，例如能够抑制因电流集中在特定的SBD10而导致的器件破坏，功率半导体模块100的可靠性提高。
从降低内部电感的观点出发，优选第一板状部P1与第五板状部P5之间的距离、以及第二板状部P2与第六板状部P6之间的距离为2mm以下，更加优选为1mm以下，进一步优选为0.5mm以下。
以上，根据第一实施方式，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。
(第二实施方式)
第二实施方式的半导体装置与第一实施方式的不同点在于，在第一板状部与第五板状部之间、以及第二板状部与第六板状部之间设置有电介质层。以下，关于与第一实施方式重复的内容，省略记述。
图6是第二实施方式的半导体装置的示意剖视图。图6是与第一实施方式的图1对应的图。
第二实施方式的半导体装置是功率半导体模块200。在功率半导体模块200中，六个肖特基势垒二极管(SBD)并联连接。
功率半导体模块200在第一板状部P1与第五板状部P5之间设置有电介质层40。电介质层40是具有高绝缘性能的电介质材料。并且，在第二板状部P2与第六板状部P6之间设置有电介质层40。同样，在第三板状部P3与第七板状部P7之间、第四板状部P4与第八板状部P8之间也设置有电介质层40。
电介质层40例如是环氧树脂。并且，例如是聚酰亚胺树脂。
通过设置电介质层40，能够容易地制造阳极配线板18的板状部与阴极配线板20的板状部之间的距离小的构造。因此，容易降低内部电感。
以上，根据第二实施方式，与第一实施方式同样，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。此外，容易降低内部电感。
(第三实施方式)
第三实施方式的半导体装置与第一实施方式的不同点在于，第一配线板不具有第四板状部、第二配线板不具有第八板状部。以下，关于与第一实施方式重复的内容，省略记述。
图7是第三实施方式的半导体装置的示意俯视图。图7是与第一实施方式的图2对应的图。
图8是第三实施方式的半导体装置的示意俯视图。图8是与第一实施方式的图3对应的图。
图9是第三实施方式的半导体装置的示意剖视图。图9是与第一实施方式的图4对应的图。
第三实施方式的半导体装置是功率半导体模块300。在功率半导体模块300中，六个肖特基势垒二极管(SBD)并联连接。
关于功率半导体模块300，阳极配线板18具有第一板状部P1、第二板状部P2、第三板状部P3，但不具有第四板状部P4。并且，阴极配线板20具有第五板状部P5、第六板状部P6、第七板状部P7，但不具有第八板状部P8。
根据功率半导体模块300，例如，通过不设置第四板状部P4以及第八板状部P8，能够进行内部电感的调整。并且，能够设置新的半导体芯片或配线。
以上，根据第三实施方式，与第一实施方式同样，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。此外，能够进行内部电感的调整、或设置新的半导体芯片或配线。
(第四实施方式)
第四实施方式的半导体装置与第一实施方式的不同点在于，在第一配线板以及第二配线板的至少任一方设置有狭缝。以下，关于与第一实施方式重复的内容，省略记述。
图10是第四实施方式的半导体装置的示意俯视图。图10是与第一实施方式的图3对应的图。
图11是第四实施方式的半导体装置的示意剖视图。图11是与第一实施方式的图1对应的图。
第四实施方式的半导体装置是功率半导体模块400。在功率半导体模块400中，六个肖特基势垒二极管(SBD)并联连接。
功率半导体模块400例如在阴极配线板20设置有狭缝44。狭缝也可以设置于阳极配线板18。
关于功率半导体模块400，通过在阳极配线板18以及阴极配线板20的至少任一方设置有狭缝，能够进行内部电感的调整。
以上，根据第四实施方式，与第一实施方式同样，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。此外，能够进行内部电感的调整、或者设置新的半导体芯片或配线。
(第五实施方式)
第五实施方式的半导体装置与第一实施方式的不同点在于，第一配线板和上部电极隔着接合线电连接。以下，关于与第一实施方式重复的内容，省略记述。
图12是第五实施方式的半导体装置的示意剖视图。图12是与第一实施方式的图1对应的图。
第五实施方式的半导体装置是功率半导体模块500。在功率半导体模块500中，六个肖特基势垒二极管(SBD)并联连接。
功率半导体模块500具有接合线46。隔着接合线46，阳极配线板18与SBD10的阳极电极10a电连接。
通过使用接合线46，施加于SBD10的应力降低。因而，功率半导体模块500的可靠性提高。
以上，根据第五实施方式，与第一实施方式同样，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。并且，能够缓和从配线板直接作用于半导体芯片的应力，由此，功率半导体模块的可靠性进一步提高。
(第六实施方式)
第六实施方式的半导体装置与第一实施方式的不同点在于，第一配线板和第二配线板不具备外部端子。以下，关于与第一实施方式重复的内容，省略记述。
图13是第六实施方式的半导体装置的示意俯视图。图13是与第一实施方式的图2对应的图。
第六实施方式的半导体装置是功率半导体模块600。在功率半导体模块600中，六个肖特基势垒二极管(SBD)并联连接。
功率半导体模块600具备阳极连接用螺钉固定部52、阴极连接用螺钉固定部54。功率半导体模块600例如由模制树脂56覆盖，阳极连接用螺钉固定部52、阴极连接用螺钉固定部54在模制树脂56的表面露出。
根据功率半导体模块600，例如，通过在阳极连接用螺钉固定部52、以及阴极连接用螺钉固定部54连接低电感的层叠配线构造汇流条，能够实现低电感的功率半导体模块电路。
(第七实施方式)
第七实施方式的半导体装置与第一实施方式的不同点在于，所安装的半导体芯片的数量不同。以下，关于与第一实施方式重复的内容，省略记述。
图14是第七实施方式的半导体装置的示意俯视图。
第七实施方式的半导体装置是功率半导体模块700。在功率半导体模块700中，二十四个肖特基势垒二极管(SBD)并联连接。
功率半导体模块700具有四个单元U1、U2、U3、U4。各个单元形成为与第一实施方式的功率半导体模块100同样的结构，各具有六个SBD。
以上，根据第七实施方式，与第一实施方式同样，能够实现内部电感降低、开关损失小的功率半导体模块。并且，能够实现抑制器件间的电流偏差、提高可靠性的功率半导体模块。并且，半导体芯片的数量增加，由此能够流过大电流。
在第一至第七实施方式中，以安装有六个或者二十四个半导体芯片的情况为例进行了说明，但是，半导体芯片的数量并不限定于六个或者二十四个。
在第一至第七实施方式中，以作为半导体芯片使用SBD的情况为例进行了说明，但半导体芯片并不限定于此。例如，也能够应用MOSFET、IGBT、PIN二极管等其他的晶体管或二极管。并且，也能够应用晶体管和二极管的组合。
以上对本发明的几个实施方式进行了说明，但上述实施方式只不过是作为例子加以提示，并非意图限定发明的范围。上述新的实施方式能够以其他各种各样的方式实施，能够在不脱离发明的主旨的范围进行各种省略、置换、变更。例如，可以将一个实施方式的构成要素置换或者变更为其他实施方式的构成要素。这些实施方式或其变形包含于发明的范围或主旨中，并且包含于技术方案所记载的发明及其等同的范围中。

Claims (7)

1.一种半导体装置，具备：
基板；
上述基板之上的金属层；
至少一个半导体芯片，设置在上述金属层之上，具有上部电极和与上述金属层电连接的下部电极；
与上述上部电极电连接的第一配线板，设置在上述基板的上方，具有第一板状部、第二板状部和第三板状部，上述第一板状部、上述第二板状部和上述第三板状部与上述基板垂直，上述第一板状部与上述第二板状部平行，上述第三板状部与上述第一板状部以及上述第二板状部垂直，上述第三板状部连接在上述第一板状部的一端和上述第二板状部的一端；以及与上述金属层电连接的第二配线板，设置在上述基板的上方，具有第五板状部、第六板状部和第七板状部，上述第五板状部、上述第六板状部和上述第七板状部与上述基板垂直，上述第五板状部与上述第六板状部平行，上述第七板状部与上述第五板状部以及上述第六板状部垂直，上述第七板状部连接在上述第五板状部的一端和上述第六板状部的一端，
上述第一板状部和上述第二板状部设置在上述第五板状部与上述第六板状部之间，
上述至少一个半导体芯片位于包含上述第五板状部的平面与包含上述第六板状部的平面之间。
2.根据权利要求1所述的半导体装置，其中，
上述第一配线板具有第四板状部，上述第四板状部与上述第三板状部平行，上述第四板状部连接在上述第一板状部的另一端和上述第二板状部的另一端，
上述第二配线板具有第八板状部，上述第八板状部与上述第七板状部平行，上述第八板状部连接在上述第五板状部的另一端和上述第六板状部的另一端。
3.根据权利要求1或2所述的半导体装置，其中，
上述至少一个半导体芯片为多个半导体芯片，
上述第一配线板具有多个连接部，上述上部电极与上述连接部连接。
4.根据权利要求1或2所述的半导体装置，其中，
上述第一配线板与上述上部电极隔着接合线电连接。
5.根据权利要求1或2所述的半导体装置，其中，
在上述第一配线板以及上述第二配线板的至少任一方设置有狭缝。
6.根据权利要求1或2所述的半导体装置，其中，
在上述第一板状部与上述第五板状部之间以及上述第二板状部与上述第六板状部之间设置有电介质层。
7.根据权利要求1或2所述的半导体装置，其中，
上述第一板状部与上述第五板状部之间的距离以及上述第二板状部与上述第六板状部之间的距离为2mm以下。
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