CN110910853B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本申请公开了一种移位寄存器及其驱动方法、栅极驱动电路，移位寄存器包括输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路，其中，输入子电路在信号输入端的控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号，放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电，输出子电路在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号；下拉子电路在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号。本申请实现了对液晶显示器中薄膜晶体管栅极电压的补偿，提高了移位寄存器的稳定性和显示面板的显示品质。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本申请涉及但不限于显示技术领域，尤其涉及一种移位寄存器单元移位寄存器及其驱动方法、栅极驱动电路。

背景技术

随着平板显示技术的快速发展，对薄膜晶体管液晶显示器(Thin filmtransistor liquid crystal display，TFT-LCD)面板画面品质的需求越来越高。阵列基板行驱动(Gate Driver On Array，GOA)技术是一种将显示装置的栅极驱动电路(IntegratedCircuit，IC)集成在阵列基板上的技术，采用GOA技术可以减少IC的使用量，从而降低产品的生产成本和功耗，且采用GOA技术还可以实现显示装置的窄边框化。

一般的栅极驱动电路均是由多个级联的移位寄存器单元组成，各级移位寄存器单元分别向阵列基板上的栅线输出扫描信号，传统移位寄存器单元在工作过程中，一帧时间内，输出扫描信号大部分时间为负压，液晶显示器中薄膜晶体管长期处于负偏压，其阈值电压会随着时间的变化产生漂移，阈值电压漂移范围过大时，容易造成显示异常，尤其目前开发的氧化物薄膜晶体管结构更容易出现阈值电压漂移现象。

发明内容

本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够提升显示面板的显示品质。

本申请实施例提供了一种移位寄存器，包括：输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路，其中：所述输入子电路分别与信号输入端、第一上拉节点和第二上拉节点连接，用于在信号输入端的控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号；所述放电子电路分别与第二上拉节点和参考节点连接，用于在第二上拉节点的控制下，对第二上拉节点进行放电；所述输出子电路分别与时钟信号输入端、第一上拉节点、第二上拉节点、参考节点和信号输出端连接，用于在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号；所述上拉子电路分别与第一电源端和下拉节点连接，用于在第一电源端的控制下，向下拉节点提供第一电源端的信号；所述下拉子电路分别与第一上拉节点、第二上拉节点、下拉节点、参考节点、第二电源端和信号输出端连接，用于在第一上拉节点的控制下，向下拉节点提供第二电源端的信号，并在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号；所述复位子电路分别与复位信号输入端、第二电源端、第一上拉节点和参考节点连接，用于在复位信号输入端的控制下，向第一上拉节点和参考节点提供第二电源端的信号。

可选地，所述输入子电路包括：第一晶体管和第二晶体管，其中：所述第一晶体管的控制极和第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一上拉节点连接；所述第二晶体管的控制极和第一极与所述信号输入端连接，所述第二晶体管的第二极与所述第二上拉节点连接。

可选地，所述放电子电路包括：第三晶体管，其中：所述第三晶体管的控制极和第一极与所述第二上拉节点连接，所述第三晶体管的第二极与所述参考节点连接。

可选地，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，其中：所述第四晶体管的控制极与所述第一上拉节点连接，所述第四晶体管的第一极与所述时钟信号输入端连接，所述第四晶体管的第二极与所述参考节点连接；所述第五晶体管的控制极与所述参考节点连接，所述第五晶体管的第一极与所述第二上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接；所述第一电容的一端与所述第一上拉节点连接，所述第一电容的另一端与所述参考节点连接；所述第二电容的一端与所述第二上拉节点连接，所述第二电容的另一端与所述参考节点连接。

可选地，所述上拉子电路包括：第六晶体管和第七晶体管，其中：所述第六晶体管的控制极和第一极与所述第一电源端连接，所述第六晶体管的第二极与第五节点连接；所述第七晶体管的控制极与所述第五节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接。

可选地，所述下拉子电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管，其中：所述第八晶体管的控制极与所述第一上拉节点连接，所述第八晶体管的第一极与第五节点连接，所述第八晶体管的第二极与所述第二电源端连接；所述第九晶体管的控制极与所述第一上拉节点连接，所述第九晶体管的第一极与所述下拉节点连接，所述第九晶体管的第二极与所述第二电源端连接；所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第一上拉节点连接，所述第十晶体管的第二极与所述第二电源端连接；所述第十一晶体管的控制极与所述下拉节点连接，所述第十一晶体管的第一极与所述信号输出端连接，所述第十一晶体管的第二极与所述第二电源端连接；所述第十二晶体管的控制极与所述下拉节点连接，所述第十二晶体管的第一极与所述第二上拉节点连接，所述第十二晶体管的第二极与所述第二电源端连接；所述第十三晶体管的控制极与所述下拉节点连接，所述第十三晶体管的第一极与所述参考节点连接，所述第十三晶体管的第二极与所述第二电源端连接。

可选地，所述复位子电路包括：第十四晶体管和第十五晶体管，其中：所述第十四晶体管的控制极与所述复位信号输入端连接，所述第十四晶体管的第一极与所述第一上拉节点连接，所述第十四晶体管的第二极与所述第二电源端连接；所述第十五晶体管的控制极与所述复位信号输入端连接，所述第十五晶体管的第一极与所述参考节点连接，所述第十五晶体管的第二极与所述第二电源端连接。

可选地，所述输入子电路包括：第一晶体管和第二晶体管，所述放电子电路包括：第三晶体管，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，所述上拉子电路包括：第六晶体管和第七晶体管，所述下拉子电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管，所述复位子电路包括：第十四晶体管和第十五晶体管，其中：所述第一晶体管的控制极和第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一上拉节点连接；所述第二晶体管的控制极和第一极与所述信号输入端连接，所述第二晶体管的第二极与所述第二上拉节点连接；所述第三晶体管的控制极和第一极与所述第二上拉节点连接，所述第三晶体管的第二极与所述参考节点连接；所述第四晶体管的控制极与所述第一上拉节点连接，所述第四晶体管的第一极与所述时钟信号输入端连接，所述第四晶体管的第二极与所述参考节点连接；所述第五晶体管的控制极与所述参考节点连接，所述第五晶体管的第一极与所述第二上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接；所述第一电容的一端与所述第一上拉节点连接，所述第一电容的另一端与所述参考节点连接；所述第二电容的一端与所述第二上拉节点连接，所述第二电容的另一端与所述参考节点连接；所述第六晶体管的控制极和第一极与所述第一电源端连接，所述第六晶体管的第二极与第五节点连接；所述第七晶体管的控制极与所述第五节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接；所述第八晶体管的控制极与所述第一上拉节点连接，所述第八晶体管的第一极与第五节点连接，所述第八晶体管的第二极与所述第二电源端连接；所述第九晶体管的控制极与所述第一上拉节点连接，所述第九晶体管的第一极与所述下拉节点连接，所述第九晶体管的第二极与所述第二电源端连接；所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第一上拉节点连接，所述第十晶体管的第二极与所述第二电源端连接；所述第十一晶体管的控制极与所述下拉节点连接，所述第十一晶体管的第一极与所述信号输出端连接，所述第十一晶体管的第二极与所述第二电源端连接；所述第十二晶体管的控制极与所述下拉节点连接，所述第十二晶体管的第一极与所述第二上拉节点连接，所述第十二晶体管的第二极与所述第二电源端连接；所述第十三晶体管的控制极与所述下拉节点连接，所述第十三晶体管的第一极与所述参考节点连接，所述第十三晶体管的第二极与所述第二电源端连接；所述第十四晶体管的控制极与所述复位信号输入端连接，所述第十四晶体管的第一极与所述第一上拉节点连接，所述第十四晶体管的第二极与所述第二电源端连接；所述第十五晶体管的控制极与所述复位信号输入端连接，所述第十五晶体管的第一极与所述参考节点连接，所述第十五晶体管的第二极与所述第二电源端连接。

本申请实施例还提供了一种栅极驱动电路，包括：多个级联的如前任一所述的移位寄存器，其中：第一级移位寄存器的信号输入端与第一初始信号输入端连接，第二级移位寄存器的信号输入端与第二初始信号输入端连接，第N+3级移位寄存器的信号输入端与第N+1级移位寄存器的信号输出端连接，第N+2级移位寄存器的信号输出端与第N+1级移位寄存器的复位信号输入端连接，N为大于或等于0的整数；每一级移位寄存器的第一电源端与外部的第一电源线连接；每一级移位寄存器的第二电源端与外部的第二电源线连接；第(3N+1)级移位寄存器的时钟信号输入端与外部的第一时钟信号线连接，第(3N+2)级移位寄存器的时钟信号输入端与外部的第二时钟信号线连接，第(3N+3)级移位寄存器的时钟信号输入端与外部的第三时钟信号线连接。

本申请实施例还提供了一种移位寄存器的驱动方法，应用于如前任一所述的移位寄存器中，所述方法包括：输入子电路在信号输入端控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号；下拉子电路在第一上拉节点的控制下，向下拉节点提供第二电源端的信号；放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电；输出子电路在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号；复位子电路在复位信号输入端的控制下，向第一上拉节点和参考节点提供第二电源端的信号；上拉子电路在第一电源端的控制下，向下拉节点提供第一电源端的信号；下拉子电路在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号。

与相关技术相比，本申请的移位寄存器及其驱动方法、栅极驱动电路，通过输入子电路向第一上拉节点和第二上拉节点提供信号输入端的信号，放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电，输出子电路在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号，实现了对液晶显示器中薄膜晶体管栅极电压的补偿，提高了移位寄存器的稳定性和显示面板的显示品质。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例提供的一种移位寄存器的结构示意图；

图2为本申请实施例提供的一种输入子电路的等效电路图；

图3为本申请实施例提供的一种放电子电路的等效电路图；

图4为本申请实施例提供的一种输出子电路的等效电路图；

图5为本申请实施例提供的一种上拉子电路的等效电路图；

图6为本申请实施例提供的一种下拉子电路的等效电路图；

图7为本申请实施例提供的一种复位子电路的等效电路图；

图8为本申请实施例提供的一种移位寄存器的等效电路图；

图9为本申请实施例提供的一种移位寄存器的工作时序图；

图10为本申请实施例提供的一种移位寄存器的驱动方法的流程图；

图11为本申请实施例提供的一种栅极驱动电路的结构示意图。

附图标记说明：

INPUT—信号输入端； OUTPUT—信号输出端；

CLK—时钟信号输入端； RESET—复位信号输入端；

VDD—第一电源端； VSS—第二电源端；

PU—第一上拉节点； PO—第二上拉节点；

PD—下拉节点； POC—参考节点；

PD_CN—第五节点； C1～C2—电容；

M1～M15—晶体管。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

本申请实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路。

具体的，输入子电路分别与信号输入端INPUT、第一上拉节点PU和第二上拉节点PO连接，用于在信号输入端INPUT的控制下，向第一上拉节点PU和第二上拉节点PO提供信号输入端INPUT的信号；放电子电路分别与第二上拉节点PO和参考节点POC连接，用于在第二上拉节点PO的控制下，对第二上拉节点PO进行放电；输出子电路分别与时钟信号输入端CLK、第一上拉节点PU、第二上拉节点PO、参考节点POC和信号输出端OUTPUT连接，用于在第一上拉节点PU和参考节点POC的控制下，向信号输出端OUTPUT提供时钟信号输入端CLK和第二上拉节点PO的信号；上拉子电路分别与第一电源端VDD和下拉节点PD连接，用于在第一电源端VDD的控制下，向下拉节点PD提供第一电源端VDD的信号；下拉子电路分别与第一上拉节点PU、第二上拉节点PO、下拉节点PD、参考节点POC、第二电源端VSS和信号输出端OUTPUT连接，用于在第一上拉节点PU和下拉节点PD的控制下，向第一上拉节点PU、第二上拉节点PO、参考节点POC和信号输出端OUTPUT提供第二电源端VSS的信号；复位子电路分别与复位信号输入端RESET、第二电源端VSS、第一上拉节点PU和参考节点POC连接，用于在复位信号输入端RESET的控制下，向第一上拉节点PU和参考节点POC提供第二电源端VSS的信号。

本申请的移位寄存器，通过输入子电路向第一上拉节点PU和第二上拉节点PO提供信号输入端INPUT的信号，放电子电路在第二上拉节点PO的控制下，对第二上拉节点PO进行放电，输出子电路在第一上拉节点PU和参考节点POC的控制下，向信号输出端OUTPUT提供时钟信号输入端CLK和第二上拉节点PO的信号，实现了对液晶显示器中薄膜晶体管栅极电压的补偿，提高了移位寄存器的稳定性和显示面板的显示品质。

可选地，图2为本申请实施例提供的输入子电路的等效电路图，如图2所示，本申请实施例提供的输入子电路包括：第一晶体管M1和第二晶体管M2。

具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与第一上拉节点PU连接；第二晶体管M2的控制极和第一极与信号输入端INPUT连接，第二晶体管M2的第二极与第二上拉节点PO连接。

图2中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图3为本申请实施例提供的放电子电路的等效电路图，如图3所示，本申请实施例提供的放电子电路包括：第三晶体管M3。

具体的，第三晶体管M3的控制极和第一极与第二上拉节点PO连接，第三晶体管M3的第二极与参考节点POC连接。

图3中具体示出了放电子电路的一种示例性结构。本领域技术人员容易理解是，放电子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图4为本申请实施例提供的输出子电路的等效电路图，如图4所示，本申请实施例提供的输出子电路包括：第四晶体管M4、第五晶体管M5、第一电容C1和第二电容C2。

具体的，第四晶体管M4的控制极与第一上拉节点PU连接，第四晶体管M4的第一极与时钟信号输入端CLK连接，第四晶体管M4的第二极与参考节点POC连接；第五晶体管M5的控制极与参考节点POC连接，第五晶体管M5的第一极与第二上拉节点PO连接，第五晶体管M5的第二极与信号输出端OUTPUT连接；第一电容C1的一端与第一上拉节点PU连接，第一电容C1的另一端与参考节点POC连接；第二电容C2的一端与第二上拉节点PO连接，第二电容C2的另一端与参考节点POC连接。

图4中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图5为本申请实施例提供的上拉子电路的等效电路图，如图5所示，本申请实施例提供的上拉子电路包括：第六晶体管M6和第七晶体管M7。

具体的，第六晶体管M6的控制极和第一极与第一电源端VDD连接，第六晶体管M6的第二极与第五节点PD_CN连接；第七晶体管M7的控制极与第五节点PD_CN连接，第七晶体管M7的第一极与第一电源端VDD连接，第七晶体管M7的第二极与下拉节点PD连接。

图5中具体示出了上拉子电路的一种示例性结构。本领域技术人员容易理解是，上拉子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图6为本申请实施例提供的下拉子电路的等效电路图，如图6所示，本申请实施例提供的下拉子电路包括：第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。

具体的，第八晶体管M8的控制极与第一上拉节点PU连接，第八晶体管M8的第一极与第五节点PD_CN连接，第八晶体管M8的第二极与第二电源端VSS连接；第九晶体管M9的控制极与第一上拉节点PU连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第二电源端VSS连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与第一上拉节点PU连接，第十晶体管M10的第二极与第二电源端VSS连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与信号输出端OUTPUT连接，第十一晶体管M11的第二极与第二电源端VSS连接；第十二晶体管M12的控制极与下拉节点PD连接，第十二晶体管M12的第一极与第二上拉节点PO连接，第十二晶体管M12的第二极与第二电源端VSS连接；第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与参考节点POC连接，第十三晶体管M13的第二极与第二电源端VSS连接。

图6中具体示出了下拉子电路的一种示例性结构。本领域技术人员容易理解是，下拉子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图7为本申请实施例提供的复位子电路的等效电路图，如图7所示，本申请实施例提供的复位子电路包括：第十四晶体管M14和第十五晶体管M15。

具体的，第十四晶体管M14的控制极与复位信号输入端RESET连接，第十四晶体管M14的第一极与第一上拉节点PU连接，第十四晶体管M14的第二极与第二电源端VSS连接；第十五晶体管M15的控制极与复位信号输入端RESET连接，第十五晶体管M15的第一极与参考节点POC连接，第十五晶体管M15的第二极与第二电源端VSS连接。

图7中具体示出了复位子电路的一种示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。

图8为本申请实施例提供的移位寄存器的等效电路图，如图8所示，本申请实施例提供的移位寄存器中，输入子电路包括：第一晶体管M1和第二晶体管M2，放电子电路包括：第三晶体管M3，输出子电路包括：第四晶体管M4、第五晶体管M5、第一电容C1和第二电容C2，上拉子电路包括：第六晶体管M6和第七晶体管M7，下拉子电路包括：第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13，复位子电路包括：第十四晶体管M14和第十五晶体管M15。

具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与第一上拉节点PU连接；第二晶体管M2的控制极和第一极与信号输入端INPUT连接，第二晶体管M2的第二极与第二上拉节点PO连接；第三晶体管M3的控制极和第一极与第二上拉节点PO连接，第三晶体管M3的第二极与参考节点POC连接；第四晶体管M4的控制极与第一上拉节点PU连接，第四晶体管M4的第一极与时钟信号输入端CLK连接，第四晶体管M4的第二极与参考节点POC连接；第五晶体管M5的控制极与参考节点POC连接，第五晶体管M5的第一极与第二上拉节点PO连接，第五晶体管M5的第二极与信号输出端OUTPUT连接；第一电容C1的一端与第一上拉节点PU连接，第一电容C1的另一端与参考节点POC连接；第二电容C2的一端与第二上拉节点PO连接，第二电容C2的另一端与参考节点POC连接；第六晶体管M6的控制极和第一极与第一电源端VDD连接，第六晶体管M6的第二极与第五节点PD_CN连接；第七晶体管M7的控制极与第五节点PD_CN连接，第七晶体管M7的第一极与第一电源端VDD连接，第七晶体管M7的第二极与下拉节点PD连接；第八晶体管M8的控制极与第一上拉节点PU连接，第八晶体管M8的第一极与第五节点PD_CN连接，第八晶体管M8的第二极与第二电源端VSS连接；第九晶体管M9的控制极与第一上拉节点PU连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第二电源端VSS连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与第一上拉节点PU连接，第十晶体管M10的第二极与第二电源端VSS连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与信号输出端OUTPUT连接，第十一晶体管M11的第二极与第二电源端VSS连接；第十二晶体管M12的控制极与下拉节点PD连接，第十二晶体管M12的第一极与第二上拉节点PO连接，第十二晶体管M12的第二极与第二电源端VSS连接；第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与参考节点POC连接，第十三晶体管M13的第二极与第二电源端VSS连接；第十四晶体管M14的控制极与复位信号输入端RESET连接，第十四晶体管M14的第一极与第一上拉节点PU连接，第十四晶体管M14的第二极与第二电源端VSS连接；第十五晶体管M15的控制极与复位信号输入端RESET连接，第十五晶体管M15的第一极与参考节点POC连接，第十五晶体管M15的第二极与第二电源端VSS连接。

图8中具体示出了输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，晶体管M1～M15均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，有助于提高产品的良率。针对不同掺杂类型的晶体管，只需调整相关信号的有效电平即可。例如所有开关元件均为N型薄膜晶体管时，其有效电平即为高电平，而所有开关元件均为P型薄膜晶体管时，其有效电平即为低电平。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，第一电容C1和第二电容C2可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。

下面以本申请实施例提供的移位寄存器中的晶体管M1～M15均为N型薄膜晶体管为例，结合图8所示的移位寄存器单元和图9所示的信号波形图，对一个移位寄存器单元在一帧周期内的工作过程进行具体的描述。如图8所示，本申请实施例提供的移位寄存器包括15个晶体管单元(M1～M15)、2个电容单元(C1、C2)、3个输入端(INPUT、RESET、CLK)、1个输出端(OUTPUT)和2个电源端(VDD和VSS)，其中，第一电源端VDD持续提供高电平信号，第二电源端VSS持续提供低电平信号。其工作过程包括：

第一阶段S1，即输入阶段，信号输入端INPUT的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，第一上拉节点PU和第二上拉节点PO的电位被拉高，此时，第四晶体管M4、第八晶体管M8、第九晶体管M9、第六晶体管M6、第七晶体管M7和第三晶体管M3导通，第一电容C1和第二电容C2开始充电，通过第九晶体管M9将下拉节点PD的电位拉低至第二电源端VSS的低电平，由于第九晶体管M9和第八晶体管M8导通，第六晶体管M6和第七晶体管M7不会拉高下拉节点PD的电位，由于时钟信号输入端CLK的输入信号为低电平，通过第四晶体管M4将参考节点POC的电位拉低至低电平。

第二阶段S2，即放电阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1和第二晶体管M2关闭，时钟信号输入端CLK的输入信号为低电平，第一上拉节点PU的电位保持高电平，下拉节点PD的电位保持低电平，参考节点POC的电位保持低电平，第二上拉节点PO通过第三晶体管M3放电，当第二上拉节点PO的电压下降至第三晶体管M3的阈值电压Vth时，第三晶体管M3关闭，此时，第二电容C2存储的电压值为第三晶体管M3的阈值电压Vth，即第二上拉节点PO的电压值；

第三阶段，即输出阶段，时钟信号输入端CLK的输入信号为高电平，由于第四晶体管M4仍然处于导通状态，通过第四晶体管M4将参考节点POC的电位拉高至时钟信号输入端CLK的高电平Vgh。由于第一电容C1和第二电容C2的自举作用，第一上拉节点PU和第二上拉节点PO的电位随着参考节点POC的电位的拉高被进一步拉高，此时，第二上拉节点PO的电位值被拉高为Vgh+Vth，第五晶体管M5导通，信号输出端Output输出第二上拉节点PO的电位值Vgh+Vth，即栅极驱动信号。

第四阶段S4，即复位阶段，复位信号输入端Reset的输入信号为高电平，第十四晶体管M14和第十五晶体管M15导通，第十四晶体管M14将第一上拉节点PU的电位拉低至第二电源端VSS的低电平，第十五晶体管M15将参考节点POC的电位拉低至第二电源端VSS的低电平，第八晶体管M8和第九晶体管M9关闭，第六晶体管M6和第七晶体管M7将下拉节点PD的电位拉高，第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13导通，通过第十晶体管M10进一步拉低第一上拉节点PU的电位，通过第十一晶体管M11拉低信号输出端OUTPUT的电位，通过第十二晶体管M12拉低第二上拉节点PO的电位，通过第十三晶体管M13进一步拉低参考节点POC的电位。

本实施例中，在第一阶段S1后，信号输入端INPUT的输入信号持续为低电平；在第三阶段S3后，信号输出端OUTPUT的输出信号持续为低电平；在第四阶段S4后，复位信号输入端RESET的输入信号持续为低电平；在所有阶段，第一电源端VDD的输入信号持续为高电平；第二电源端VSS的输入信号持续为低电平。

基于上述工作时序，该移位寄存器单元完成了移位寄存功能，且实现了对液晶显示器中薄膜晶体管栅极电压的补偿，提高了移位寄存器的稳定性和显示面板的显示品质。

基于同一发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路，以及信号输入端、复位信号输入端、时钟信号输入端、第一电源端、第二电源端和信号输出端，图10为本申请实施例的移位寄存器的驱动方法的流程图，如图10所示，该方法具体包括以下步骤：

步骤100、输入子电路在信号输入端控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号；下拉子电路在第一上拉节点的控制下，向下拉节点提供第二电源端的信号。

具体的，信号输入端的输入信号为脉冲信号，在本步骤中，信号输入端的输入信号为高电平，输入子电路拉高了第一上拉节点和第二上拉节点的电位。第二电源端的输入信号为低电平，下拉子电路将下拉节点拉低至第二电源端的低电平。

步骤200、放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电。

具体的，在本步骤中，信号输入端的输入信号为低电平，放电子电路将第二上拉节点的电位拉低至薄膜晶体管阈值电压的水平。

步骤300、输出子电路在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号。

具体的，在本步骤中，时钟信号输入端的输入信号为高电平，信号输出端的输出信号为时钟信号输入端和第二上拉节点的电位之和。

步骤400、复位子电路在复位信号输入端的控制下，向第一上拉节点和参考节点提供第二电源端的信号。

具体的，复位信号输入端的输入信号为脉冲信号，在本步骤中，复位信号输入端的输入信号为高电平，复位子电路将第一上拉节点和参考节点的电平拉低至第二电源端的低电平信号，以避免噪声。

步骤500、上拉子电路在第一电源端的控制下，向下拉节点提供第一电源端的信号。

具体的，在本步骤中，第一电源端的输入信号为高电平，上拉子电路在第一电源端的控制下拉高了下拉节点的电位。

步骤600、下拉子电路在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号。

具体的，下拉子电路将第一上拉节点、第二上拉节点、参考节点和信号输出端的电平拉低至第二电源端的低电平信号，以避免噪声。

本发明提供的技术方案通过输入子电路向第一上拉节点和第二上拉节点提供信号输入端的信号，放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电，输出子电路在第一上拉节点和参考节点的控制下，向信号输出端提供时钟信号输入端和第二上拉节点的信号，实现了对液晶显示器中薄膜晶体管栅极电压的补偿，提高了移位寄存器的稳定性和显示面板的显示品质。

基于同一发明构思，本申请实施例还提供一种栅极驱动电路，图11为本申请实施例提供的栅极驱动电路的结构示意图，如图11所示，栅极驱动电路包括：多个级联的移位寄存器，包括：第一级移位寄存器GOA(1)、第二级移位寄存器GOA(2)、第三级移位寄存器GOA(3)、第四级移位寄存器GOA(4)等。

具体的，第一级移位寄存器的信号输入端与第一初始信号输入端连接，第二级移位寄存器的信号输入端与第二初始信号输入端连接，第N+3级移位寄存器的信号输入端与第N+1级移位寄存器的信号输出端连接，第N+2级移位寄存器的信号输出端与第N+1级移位寄存器的复位信号输入端连接，N为大于或等于0的整数。

每一级移位寄存器的第一电源端与外部的第一电源线连接；每一级移位寄存器的第二电源端与外部的第二电源线连接。

第(3N+1)级移位寄存器的时钟信号输入端与外部的第一时钟信号线连接，第(3N+2)级移位寄存器的时钟信号输入端与外部的第二时钟信号线连接，第(3N+3)级移位寄存器的时钟信号输入端与外部的第三时钟信号线连接。

例如，第一级移位寄存器的信号输入端与第一初始信号输入端STV1连接，第一级移位寄存器的时钟信号输入端与第一时钟信号线CLK连接，第一级移位寄存器的复位信号输入端与第二级移位寄存器的信号输出端GATE2连接；第二级移位寄存器的信号输入端与第二初始信号输入端STV2连接，第二级移位寄存器的时钟信号输入端与第二时钟信号线CLKb连接，第二级移位寄存器的复位信号输入端与第三级移位寄存器的信号输出端GATE3连接；第三级移位寄存器的信号输入端与第一级移位寄存器的信号输出端GATE1连接，第三级移位寄存器的时钟信号输入端与第三时钟信号线CLKc连接，第三级移位寄存器的复位信号输入端与第四级移位寄存器的信号输出端GATE4连接，以此类推。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

有以下几点需要说明：

本申请实施例附图只涉及本申请实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入子电路、放电子电路、输出子电路、上拉子电路、下拉子电路和复位子电路，其中：

所述输入子电路分别与信号输入端、第一上拉节点和第二上拉节点连接，用于在信号输入端的控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号；

所述放电子电路分别与第二上拉节点和参考节点连接，用于在第二上拉节点的控制下，对第二上拉节点进行放电；

所述输出子电路分别与时钟信号输入端、第一上拉节点、第二上拉节点、参考节点和信号输出端连接，用于在第一上拉节点的控制下，向参考节点提供时钟信号输入端的信号，在所述参考节点的控制下，向信号输出端提供所述第二上拉节点的信号；

所述上拉子电路分别与第一电源端和下拉节点连接，用于在第一电源端的控制下，向下拉节点提供第一电源端的信号；

所述下拉子电路分别与第一上拉节点、第二上拉节点、下拉节点、参考节点、第二电源端和信号输出端连接，用于在第一上拉节点的控制下，向下拉节点提供第二电源端的信号，并在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号；

所述复位子电路分别与复位信号输入端、第二电源端、第一上拉节点和参考节点连接，用于在复位信号输入端的控制下，向第一上拉节点和参考节点提供第二电源端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管和第二晶体管，其中：

所述第一晶体管的控制极和第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一上拉节点连接；

所述第二晶体管的控制极和第一极与所述信号输入端连接，所述第二晶体管的第二极与所述第二上拉节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述放电子电路包括：第三晶体管，其中：

所述第三晶体管的控制极和第一极与所述第二上拉节点连接，所述第三晶体管的第二极与所述参考节点连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，其中：

所述第四晶体管的控制极与所述第一上拉节点连接，所述第四晶体管的第一极与所述时钟信号输入端连接，所述第四晶体管的第二极与所述参考节点连接；

所述第五晶体管的控制极与所述参考节点连接，所述第五晶体管的第一极与所述第二上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接；

所述第一电容的一端与所述第一上拉节点连接，所述第一电容的另一端与所述参考节点连接；

所述第二电容的一端与所述第二上拉节点连接，所述第二电容的另一端与所述参考节点连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述上拉子电路包括：第六晶体管和第七晶体管，其中：

所述第六晶体管的控制极和第一极与所述第一电源端连接，所述第六晶体管的第二极与第五节点连接，所述第五节点与所述下拉子电路连接；

所述第七晶体管的控制极与所述第五节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述下拉子电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管，其中：

所述第八晶体管的控制极与所述第一上拉节点连接，所述第八晶体管的第一极与第五节点连接，所述第八晶体管的第二极与所述第二电源端连接，所述第五节点与所述上拉子电路连接；

所述第九晶体管的控制极与所述第一上拉节点连接，所述第九晶体管的第一极与所述下拉节点连接，所述第九晶体管的第二极与所述第二电源端连接；

所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第一上拉节点连接，所述第十晶体管的第二极与所述第二电源端连接；

所述第十一晶体管的控制极与所述下拉节点连接，所述第十一晶体管的第一极与所述信号输出端连接，所述第十一晶体管的第二极与所述第二电源端连接；

所述第十二晶体管的控制极与所述下拉节点连接，所述第十二晶体管的第一极与所述第二上拉节点连接，所述第十二晶体管的第二极与所述第二电源端连接；

所述第十三晶体管的控制极与所述下拉节点连接，所述第十三晶体管的第一极与所述参考节点连接，所述第十三晶体管的第二极与所述第二电源端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述复位子电路包括：第十四晶体管和第十五晶体管，其中：

所述第十四晶体管的控制极与所述复位信号输入端连接，所述第十四晶体管的第一极与所述第一上拉节点连接，所述第十四晶体管的第二极与所述第二电源端连接；

所述第十五晶体管的控制极与所述复位信号输入端连接，所述第十五晶体管的第一极与所述参考节点连接，所述第十五晶体管的第二极与所述第二电源端连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管和第二晶体管，所述放电子电路包括：第三晶体管，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，所述上拉子电路包括：第六晶体管和第七晶体管，所述下拉子电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管，所述复位子电路包括：第十四晶体管和第十五晶体管，其中：

所述第一晶体管的控制极和第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一上拉节点连接；

所述第二晶体管的控制极和第一极与所述信号输入端连接，所述第二晶体管的第二极与所述第二上拉节点连接；

所述第三晶体管的控制极和第一极与所述第二上拉节点连接，所述第三晶体管的第二极与所述参考节点连接；

所述第四晶体管的控制极与所述第一上拉节点连接，所述第四晶体管的第一极与所述时钟信号输入端连接，所述第四晶体管的第二极与所述参考节点连接；

所述第五晶体管的控制极与所述参考节点连接，所述第五晶体管的第一极与所述第二上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接；

所述第一电容的一端与所述第一上拉节点连接，所述第一电容的另一端与所述参考节点连接；

所述第二电容的一端与所述第二上拉节点连接，所述第二电容的另一端与所述参考节点连接；

所述第六晶体管的控制极和第一极与所述第一电源端连接，所述第六晶体管的第二极与第五节点连接；

所述第七晶体管的控制极与所述第五节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述下拉节点连接；

所述第八晶体管的控制极与所述第一上拉节点连接，所述第八晶体管的第一极与第五节点连接，所述第八晶体管的第二极与所述第二电源端连接；

所述第九晶体管的控制极与所述第一上拉节点连接，所述第九晶体管的第一极与所述下拉节点连接，所述第九晶体管的第二极与所述第二电源端连接；

所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第一上拉节点连接，所述第十晶体管的第二极与所述第二电源端连接；

所述第十一晶体管的控制极与所述下拉节点连接，所述第十一晶体管的第一极与所述信号输出端连接，所述第十一晶体管的第二极与所述第二电源端连接；

所述第十二晶体管的控制极与所述下拉节点连接，所述第十二晶体管的第一极与所述第二上拉节点连接，所述第十二晶体管的第二极与所述第二电源端连接；

所述第十三晶体管的控制极与所述下拉节点连接，所述第十三晶体管的第一极与所述参考节点连接，所述第十三晶体管的第二极与所述第二电源端连接；

所述第十四晶体管的控制极与所述复位信号输入端连接，所述第十四晶体管的第一极与所述第一上拉节点连接，所述第十四晶体管的第二极与所述第二电源端连接；

所述第十五晶体管的控制极与所述复位信号输入端连接，所述第十五晶体管的第一极与所述参考节点连接，所述第十五晶体管的第二极与所述第二电源端连接。

9.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-8任一所述的移位寄存器，其中：

第一级移位寄存器的信号输入端与第一初始信号输入端连接，第二级移位寄存器的信号输入端与第二初始信号输入端连接，第N+3级移位寄存器的信号输入端与第N+1级移位寄存器的信号输出端连接，第N+2级移位寄存器的信号输出端与第N+1级移位寄存器的复位信号输入端连接，N为大于或等于0的整数；

每一级移位寄存器的第一电源端与外部的第一电源线连接；每一级移位寄存器的第二电源端与外部的第二电源线连接；

第(3N+1)级移位寄存器的时钟信号输入端与外部的第一时钟信号线连接，第(3N+2)级移位寄存器的时钟信号输入端与外部的第二时钟信号线连接，第(3N+3)级移位寄存器的时钟信号输入端与外部的第三时钟信号线连接。

10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-8任一所述的移位寄存器中，所述方法包括：

输入子电路在信号输入端控制下，向第一上拉节点和第二上拉节点提供信号输入端的信号；下拉子电路在第一上拉节点的控制下，向下拉节点提供第二电源端的信号；

放电子电路在第二上拉节点的控制下，对第二上拉节点进行放电；

输出子电路在第一上拉节点的控制下，向参考节点提供时钟信号输入端的信号，在所述参考节点的控制下，向信号输出端提供所述第二上拉节点的信号；

复位子电路在复位信号输入端的控制下，向第一上拉节点和参考节点提供第二电源端的信号；

上拉子电路在第一电源端的控制下，向下拉节点提供第一电源端的信号；

下拉子电路在下拉节点的控制下，向第一上拉节点、第二上拉节点、参考节点和信号输出端提供第二电源端的信号。

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