CN107507595B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，该移位寄存器包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块；下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号；本发明提供的技术方案通过设置下级输入控制模块，向下一级移位寄存器的输入模块提供高电平信号，以控制输入模块的导通状态，避免了由于本级移位寄存器的负载过多导致的下一级移位寄存器的输入模块的导通速度减慢，能够使下一级的移位寄存器的输入不会被上一级移位寄存器的负载所影响，提高了整个GOA级联能力。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本发明实施例涉及显示技术领域，尤指一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)技术。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。

显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路用于产生像素的栅极扫描电压，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管开关，完成像素单元的数据信号输入。

经发明人研究发现，下一GOA单元的输入会被上一GOA单元的负载影响，使得整个GOA级联能力变弱。

发明内容

为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，以解决由于下一GOA单元的输入会被上一GOA单元的负载影响，导致的整个GOA级联能力变弱的技术问题。

在一个方面，本发明实施例提供了一种移位寄存器，包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块；

所述下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号；

所述输入模块，与信号输入端和第一节点连接，或者，与信号输入端、下级输入控制模块和第一节点连接；用于在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；

所述输出模块，与第一时钟信号端、第一节点和信号输出端连接，用于在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；

所述复位模块，与复位端、电源端、信号输出端和第一节点连接，用于在复位端的控制下，向第一节点和信号输出端提供电源端的信号；

所述上拉模块，与第二时钟信号端和第二节点连接，用于在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号；

所述下拉模块，与第一节点、第二节点、电源端和信号输出端连接，用于在第二节点的控制下，向第一节点和信号输出端提供电源端的信号。

可选地，所述下级输入控制模块，与第一时钟信号端、第二时钟信号端、电源端、第一节点和第三节点连接，用于在第一时钟信号端的控制下，向第三节点提供高电平信号。

可选地，所述下级输入控制模块包括：上拉单元和下拉单元；

所述上拉单元，与第一时钟信号端、第一节点和第三节点连接，用于在第一时钟信号端的控制下，向第三节点提供第一节点的电位；

所述下拉单元，与第二时钟信号端、电源端和第三节点连接，用于在第二时钟信号端的控制下，向第三节点提供电源端的信号。

可选地，所述上拉单元包括：第十一晶体管；

所述第十一晶体管的栅极与第一时钟信号端连接，第一极与第一节点连接，第二极与第三节点连接。

可选地，所述下拉单元包括：第十二晶体管；

所述第十二晶体管的栅极与第二时钟信号端连接，第一极与第三节点连接，第二极与电源端连接。

可选地，所述第十一晶体管用于在第一时钟信号端为高电平时开启，将第三节点拉高至第一节点的电位；所述第十二晶体管用于在第二时钟信号端的输入信号为高电平时开启，将第三节点的电位拉低至电源端的低电平。

可选地，所述输入模块包括：第一晶体管；

所述第一晶体管的栅极与信号输入端或上一级移位寄存器的第三节点连接，第一极与信号输入端连接，第二极与第一节点连接。

在另一方面，本发明实施例还提供一种栅极驱动电路，包括：多个级联的移位寄存器。

在又一方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于移位寄存器中，包括：

输入模块在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；

输出模块在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号；

复位模块在复位端的控制下，向第一节点和信号输出端提供电源端的信号；

上拉模块在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号；

下拉模块在第二节点的控制下，向第一节点和信号输出端提供电源端的信号。

可选地，所述下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号，包括：

在输出阶段，下级输入控制模块在第一时钟信号端的控制下，向下一级移位寄存器的输入模块提供第一节点的电位。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，该移位寄存器包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块；下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号；输入模块，与信号输入端和第一节点连接，或者，与信号输入端、下级输入控制模块和第一节点连接；用于在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；本发明提供的技术方案通过设置下级输入控制模块，向下一级移位寄存器的输入模块提供高电平信号，以控制输入模块的导通状态，避免了由于移位寄存器的负载过多导致的下一级移位寄存器的输入模块的导通速度减慢，能够使下一级的移位寄存器的输入不会被上一级移位寄存器的负载所影响，提高了整个GOA级联能力。

当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为本发明实施例提供的移位寄存器的一个结构示意图；

图2为本发明实施例提供的移位寄存器的另一结构示意图；

图3为本发明实施例提供的移位寄存器的等效电路图；

图4为本发明实施例提供的移位寄存器的工作时序图；

图5为本发明实施例提供的移位寄存器的驱动方法的流程图；

图6为本发明实施例提供的栅极驱动电路的结构示意图。

附图标记说明:

INPUT—信号输入端； OUTPUT—信号输出端；

CLK—第一时钟信号端； CLKB—第二时钟信号端；

RST—复位端； VSS—电源端；

PU—第一节点； PD—第二节点；

PK—第三节点； C—电容；

M1～M12—晶体管。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

现有的GOA电路设计中，GOA单元的信号是相互级联的，即上一GOA的输出信号是下一GOA单元的输入信号。

经发明人研究发现，如果上一GOA单元的像素区负载过大的话，下一GOA单元中的晶体管导通速度就会减慢，造成下一GOA单元的输入信号异常，使得整个GOA级联信号都受到影响，导致整个GOA电路的级联能力较差。

为了解决现有的GOA电路的级联能力较差的问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路。

实施例一

图1为本发明实施例提供的移位寄存器的一个结构示意图，如图1所示，本发明实施例提供的移位寄存器，包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块。

具体的，下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号。输入模块，与信号输入端INPUT和第一节点PU连接，或者，与信号输入端INPUT、下级输入控制模块和第一节点PU连接；用于在信号输入端INPUT或下级输入控制模块的控制下，向第一节点PU提供信号输入端INPUT的信号。输出模块，与第一时钟信号端CLK、第一节点PU和信号输出端OUTPUT连接，用于在第一节点PU的控制下，向信号输出端OUTPUT提供第一时钟信号端CLK的信号。复位模块，与复位端RST、电源端VSS、信号输出端OUTPUT和第一节点PU连接，用于在复位端RST的控制下，向第一节点PU和信号输出端OUTPUT提供电源端VSS的信号。上拉模块，与第二时钟信号端CLKB和第二节点PD连接，用于在第二时钟信号端CLKB的作用下，向第二节点PD提供第二时钟信号端CLKB的信号。下拉模块，与第一节点PU、第二节点PD、电源端VSS和信号输出端OUTPUT连接，用于在第二节点PD的控制下，向第一节点PU和信号输出端OUTPUT提供电源端VSS的信号。

具体的，下级输入控制模块，与第一时钟信号端CLK、第二时钟信号端CLKB、电源端VSS、第一节点PU和第三节点PK连接，用于在第一时钟信号端CLK的控制下，向第三节点PK提供高电平信号。需要说明的是，第三节点PK与下一级移位寄存器的输入模块连接。

需要说明的是，若移位寄存器为第一级移位寄存器，则输入模块，与信号输入端INPUT和第一节点PU连接；若移位寄存器不为第一级移位寄存器，则输入模块与信号输入端INPUT、上一级移位寄存器的下级输入控制模块和第一节点PU连接，例如，如图1以第N级移位寄存器为例进行说明，其中，N>1，第N级移位寄存器GOA(N)的输入模块与第N-1级移位寄存器GOA(N-1)的下级输入控制模块连接，第N级移位寄存器GOA(N)的下级输入控制模块与第N+1级移位寄存器GOA(N+1)的输入模块连接。

具体的，第一时钟信号端CLK的信号与第二时钟信号端CLKB的信号互为反相信号。需要说明的是，第二时钟信号端CLKB的信号与第一时钟信号端CLK的信号具有180度相位差。并且优选的第一时钟信号端CLK的信号和第二时钟信号端CLKB的信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

需要说明的是，电源端VSS电位持续提供低电平信号。信号输入端INPUT的输入信号为脉冲信号，只在输入阶段为高电平，信号输出端OUTPUT的输出信号为脉冲信号，只在输出阶段为高电平，复位端RST的输入信号为脉冲信号，只在复位阶段为高电平。

本发明实施例提供的移位寄存器，包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块；下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号；输入模块，与信号输入端INPUT和第一节点连接，或者，与信号输入端、下级输入控制模块和第一节点连接；用于在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；本发明实施例通过设置下级输入控制模块，向下一级移位寄存器的输入模块提供高电平信号，以控制输入模块的导通状态，避免了由于移位寄存器的负载过多导致的下一级移位寄存器的输入模块的导通速度减慢，能够使下一级的移位寄存器的输入不会被上一级移位寄存器的负载所影响，提高了整个GOA级联能力。

可选地，图2为本发明实施例提供的移位寄存器的另一结构示意图，如图2所示，下级输入控制模块包括：上拉单元和下拉单元。

上拉单元，与第一时钟信号端CLK、第一节点PU和第三节点PK连接，用于在第一时钟信号端CLK的控制下，向第三节点PK提供第一节点PU的电位；下拉单元，与第二时钟信号端CLKB、电源端VSS和第三节点PK连接，用于在第二时钟信号端CLKB的控制下，向第三节点PK提供电源端VSS的信号。

图3为本发明实施例提供的移位寄存器的等效电路图，图3中具体示出了输入模块、输出模块、复位模块、上拉模块、下拉模块、上拉单元和下级单元的示例性结构。本领域技术人员容易理解是，以上各模块的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，输入模块包括：第一晶体管M1；第一晶体管M1的栅极与信号输入端INPUT或上一级移位寄存器的第三节点PK连接，第一极与信号输入端INPUT连接，第二极与第一节点PU连接。

需要说明的是，当移位寄存器为第一级移位寄存器时，第一晶体管M1的栅极与信号输入端INPUT连接，当移位寄存器不为第一级移位寄存器时，第一晶体管M1的栅极与上一级移位寄存器的第三节点PK连接。

可选地，上拉单元包括：第十一晶体管M11；第十一晶体管M11的栅极与第一时钟信号端CLK连接，第一极与第一节点PU连接，第二极与第三节点PK连接。

具体的，第十一晶体管M11用于在第一时钟信号端CLK为高电平时开启，将第三节点PK拉高至第一节点PU的电位。

可选地，下拉单元包括：第十二晶体管M12；第十二晶体管M12的栅极与第二时钟信号端CLKB连接，第一极与第三节点PK连接，第二极与电源端VSS连接。

具体的，第十二晶体管M12用于在第二时钟信号端CLKB的输入信号为高电平时开启，将第三节点PK的电位拉低至电源端VSS的低电平。

可选地，输出模块包括：第二晶体管M2和电容C；第二晶体管M2的栅极与第一节点PU连接，第一极与第一时钟信号端CLK连接，第二极与信号输出端OUTPUT连接；电容C的一端与第一节点PU连接，另一端与信号输出端OUTPUT连接。

可选地，复位模块包括：第三晶体管M3和第四晶体管M4；第三晶体管M3的栅极与复位端RST连接，第一极与第一节点PU连接，第二极与电源端VSS连接；第四晶体管M4的栅极与复位端RST连接，第一极与信号输出端OUTPUT连接，第二极与电源端VSS连接。

可选地，上拉模块包括：第五晶体管M5和第六晶体管M6。第五晶体管M5的栅极和第一极与第二时钟信号端CLKB连接，第二极与第六晶体管M6的栅极连接。第六晶体管M6的第一极与第二时钟信号端CLKB连接，第二极与第二节点PD连接。

可选地，下拉模块包括：第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10。第七晶体管M7的栅极与第一节点PU连接，第一极与第六晶体管M6的栅极连接，第二极与电源端VSS连接。第八晶体管M8的栅极与第一节点PU连接，第一极与第二节点PD连接，第二极与电源端VSS连接。第九晶体管M9的栅极与第二节点PD连接，第一极与第一节点PU连接，第二极与电源端VSS连接；第十晶体管M10的栅极与第二节点PD连接，第一极与信号输出端OUTPUT连接，第二极与电源端VSS连接。

在本实施例中，晶体管M1～M12均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。

下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。需要说明的是，下面是以第一级移位寄存器的工作过程为例进行说明的。

图4为本发明实施例提供的移位寄存器的工作时序图，如图3和图4所示，本发明实施例提供的移位寄存器包括12个晶体管单元(M1～M12)、1个电容单元(C)、4个输入端(INPUT、RST、CLK和CLKB)、1个输出端(OUTPUT)和1个电源端(VSS)，其工作过程包括：

第一阶段S1，即输入阶段，信号输入端INPUT的输入信号为高电平，第一晶体管M1开启，将第一节点PU的电位拉高，对电容C进行充电。由于第一节点PU的电位拉高，第七晶体管M7和第八晶体管M8开启，将第二节点PD的电位拉低至电源端VSS的低电平。

本阶段中，输入端中的信号输入端INPUT的输入信号和第二时钟信号端CLKB均为高电平，复位端RST和第一时钟信号端CLK的输入信号均为低电平，信号输出端OUTPUT的输出信号为低电平，电源端VSS为低电平。由于第二节点PD的电位为低电平，因此，第九晶体管M9和第十晶体管M10始终关断，并不拉低第一节点PU的电位。

第二阶段S2，即输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1关断，第一节点PU继续保持高电平，第二节点PD继续保持低电平。第一时钟信号端CLK的输入信号变为高电平，由于电容C的自举效应，第一节点PU的电位继续被拉高，第一节点PU的高电平使第二晶体管M2开启，信号输出端OUTPUT输出第一时钟信号端CLK的信号，即栅极驱动信号，由于第一时钟信号端CLK的输入信号变为高电平，第十一晶体管M11开启，第三节点PK的电位升高至第一节点PU的电位，第二级移位寄存器中的第一晶体管M1开启，并输出本级信号输出端OUTPUT的信号，另外，第一节点PU电位的升高，提高了第二晶体管M2的充电能力，保证了像素充电。

本阶段中，输入端中的第一时钟信号端CLK的输入信号为高电平，信号输入端INPUT、复位端RST、第二时钟信号端CKB的输入信号均为低电平，信号输出端OUT的输出信号为高电平，电源端VSS为低电平。由于第一节点PU仍处于高电平，第七晶体管M7和第八晶体管M8保持开启，因此，第二节点PD仍处于低电平。由于该阶段中第二时钟信号端CLKB的输入信号为低电平，则第十二晶体管M12关断，并不拉低第三节点PK的电位。

第三阶段S3，即复位阶段，复位端RST的输入信号为高电平，第三晶体管M3和第四晶体管M4开启，第三晶体管M3开启对第一节点PU放电，将第一节点PU的电位拉低至电源端VSS的低电平，同时使第二晶体管M2关断，以降低噪声，由于第一节点PU为低电平，则第七晶体管M7和第八晶体管T8关断；第四晶体管M4开启对信号输出端OUTPUT放电，将信号输出端OUTPUT的电位拉低至电源端VSS的低电平，以降低信号输出端OUTPUT的噪声，由于第七晶体管M7和第八晶体管M8关断，第二时钟信号端CLKB为高电平，此时，第二时钟信号端CLKB将第二节点PD的电位拉高，第九晶体管M9和第十晶体管M10开启，进一步拉低第一节点PU和信号输出端OUTPUT的电位。

本阶段中，输入端中的复位端RST的输入信号和第二时钟信号端CLKB为高电平，第一时钟信号端CLK和信号输入端INPUT的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平，电源端VSS为低电平。由于第一时钟信号端CLK的输入信号为低电平，第十一晶体管M11关断，第二时钟信号端CLKB的输入信号为高电平，第三节点PK的电位被拉低至电源端VSS的低电平，下一级移位寄存器的第一晶体管M1关断。

本实施例中，复位端RST与下一级移位寄存器的信号输出端OUTPUT连接，复位端RST的高电平信号是下一级移位寄存器的信号输出端OUTPUT输出的高电平。

第四阶段S4，第一时钟信号端CLK的输入信号为高电平，由于此时第二晶体管M2为关断状态，因此第一时钟信号端CLK的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上阶段的低电平输出，第二时钟信号端CLKB的输入信号为低电平，第二节点PD被拉低为低电平。另外，由于第一时钟信号端CLK的输入信号为高电平，第十一晶体管M11开启，第三节点PK的电位为第一节点PU的电位，即电源端VSS的低电平，此时，下一级移位寄存器的第一晶体管M1关断。

本阶段中，输入端中的第一时钟信号端CLK的输入信号为高电平，信号输入端INPUT、复位端RST和第二时钟信号端CLKB的输入信号均为低电平，信号输出端OUTPUT为低电平，电源端VSS为低电平。

第五阶段S5、第二时钟信号端CLKB的输入信号为高电平，由于此时第七晶体管M7和第八晶体管M8为关断状态，因此，第二节点PD的电位为第二时钟信号端CLKB的输入信号的高电平，第九晶体管M9和第十晶体管M10开启，将第一节点PU的电位持续拉低至电源端VSS，以避免噪声，第十晶体管M10开启，将信号输出端OUTPUT的电位持续拉低至电源端VSS的低电平，以避免噪声。

本阶段中，输入端中的第二时钟信号端CLKB的输入信号为高电平，信号输入端INPUT、复位端RST和第一时钟信号端CLK的输入信号均为低电平，信号输出端OUTPUT为低电平，电源端VSS为低电平。由于第二时钟信号端CLKB的输入信号为高电平，第十二晶体管M12开启，第三节点PK的电位继续被拉低至电源端VSS的低电平。

本实施例中，在第一阶段S1后，信号输入端INPUT的输入信号持续为低电平；在第二阶段S2后，信号输出端OUTPUT的输出信号持续为低电平；在第三阶段S3后，复位端RST的输入信号持续为低电平；在所有阶段，电源端VSS的输入信号持续为低电平；从第二阶段S2开始，每隔一个阶段，第一时钟输入端CLK的输入信号为高电平，从第三阶段S3开始，每隔一个阶段，第二时钟输入端CLKB的输入信号为高电平，即第一时钟输入端CLK与第二时钟输入端CLKB的输入信号反相。在第五阶段S5后，第一时钟输入端CLK和第二时钟输入端CLKB的输入信号依次重复一次或多次第四阶段S4和第五阶段S5，之后第一时钟输入端CLK和第二时钟输入端CLKB均保持低电平，一直到信号输入端INPUT的输入信号为高电平，再从第一阶段重新开始。

具体的，本实施例中第一级移位寄存器中的第一晶体管的栅极和第一极与信号输入端INPUT连接，从第二级移位寄存器开始，第一晶体管的栅极与上一级移位寄存器的第三节点连接，第一极与上一级移位寄存器的信号输出端连接。

本发明实施例通过在本级移位寄存器的输出阶段，利用第一节点的电位作为下一级移位寄存器的第一晶体管的导通电压，提高了下一级移位寄存器的第一晶体管的导通速度，消除了现有技术中由于本级移位寄存器负载过大导致的下一级移位寄存器的第一晶体管导通速度降低的技术问题，提高了整个GOA的级联能力。

实施例二

基于上述实施例的发明构思，本发明实施例还提供一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，该移位寄存器包括：输入模块、输出模块、下级输入控制模块、复位模块、上拉模块和下拉模块，以及信号输入端INPUT、复位端RST、第一时钟信号端CLK、第二时钟信号端CLKB、电源端VSS和信号输出端OUTPUT，图5为本发明实施例的移位寄存器的驱动方法的流程图，如图5所示，该方法具体包括：

步骤100、输入模块在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号。

具体的，若移位寄存器为第一级移位寄存器，则输入模块在信号输入端INPUT的控制下，向第一节点提供信号输入端INPUT的信号，若移位寄存器不是第一级移位寄存器，则输入模块在下级输入控制模块的控制下，向第一节点提供信号输入端INPUT的信号。

具体的，信号输入端INPUT的输入信号为脉冲信号，在步骤100中，信号输入端的输入信号为高电平，输入模块拉高了第一节点的电位。

步骤200、输出模块在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号。

具体的，在本步骤中，第一时钟信号端的输入信号为高电平，信号输出端的输出信号为高电平。

具体的，在输出阶段，下级输入控制模块在第一时钟信号端的控制下，向下一级移位寄存器的输入模块提供第一节点的电位。

步骤300、复位模块在复位端的控制下，向第一节点和信号输出端提供电源端的信号。

具体的，复位端RST的输入信号为脉冲信号，在步骤300中，复位端RST的输入信号为高电平，复位模块将第一节点和信号输出端OUTPUT的电平拉低至电源端VSS的低电平信号，以避免噪声。

步骤400、上拉模块在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号。

具体的，该步骤中，第二时钟信号端CLKB的输入信号为高电平，上拉单元在第二时钟信号端CLKB的控制下拉高了第二节点的电位。

步骤500、下拉模块在第二节点的控制下，向第一节点和信号输出端提供电源端的信号。

本发明实施例提供的移位寄存器的驱动方法，包括：输入模块在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；输出模块在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号；复位模块在复位端的控制下，向第一节点和信号输出端提供电源端的信号；上拉模块在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号；下拉模块在第二节点的控制下，向第一节点和信号输出端提供电源端的信号，本发明实施例通过在输出阶段下级输入控制模块，向下一级移位寄存器的输入模块提供高电平信号，以控制输入模块的导通状态，避免了由于移位寄存器的负载过多导致的下一级移位寄存器的输入模块的导通速度减慢，能够使下一级的移位寄存器的输入不会被上一级移位寄存器的负载所影响，提高了整个GOA级联能力。

实施例三

基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图6本发明实施例提供的栅极驱动电路的结构示意图，如图6所述，栅极驱动电路包括：多个级联的移位寄存器，包括：第一级移位寄存器GOA(1)、第二级移位寄存器GOA(2)、第三级移位寄存器GOA(3)、第四级移位寄存器GOA(4)等。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

具体的，第一级移位寄存器GOA(1)的信号输入端INPUT与初始信号输入端STV连接；信号输出端OUTPUT与第二级移位寄存器GOA(2)的信号输入端INPUT连接，复位端RST与第二级移位寄存器GOA(2)的信号输出端OUTPUT连接；第二级移位寄存器GOA(2)的信号输出端OUTPUT与第三级移位寄存器GOA(3)的信号输入端INPUT连接，复位端RST与第三级移位寄存器GOA(3)的信号输出端OUTPUT连接；以此类推。

具体的，第一级移位寄存器GOA(1)的下级输入控制模块与第二级移位寄存器GOA(2)的输入模块连接，第二级移位寄存器GOA(2)的下级输入控制模块与第三级移位寄存器GOA(3)的输入模块连接，第三级移位寄存器GOA(3)的下级输入控制模块与第四级移位寄存器GOA(4)的输入模块连接，依次类推。

有以下几点需要说明：

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。

为了清晰起见，在用于描述本发明的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (7)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、上拉模块、下拉模块、复位模块和下级输入控制模块；

所述下级输入控制模块，用于向下一级移位寄存器的输入模块提供高电平信号；

所述下级输入控制模块包括：上拉单元和下拉单元，上拉单元包括：第十一晶体管；所述第十一晶体管的栅极与第一时钟信号端连接，第一极与第一节点连接，第二极与第三节点连接，用于在第一时钟信号端的控制下，向第三节点提供第一节点的电位；下拉单元包括：第十二晶体管；所述第十二晶体管的栅极与第二时钟信号端连接，第一极与第三节点连接，第二极与电源端连接，用于在第二时钟信号端的控制下，向第三节点提供电源端的信号；

所述输入模块，与信号输入端和第一节点连接，或者，与信号输入端、下级输入控制模块和第一节点连接；用于在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；

所述输出模块，与第一时钟信号端、第一节点和信号输出端连接，用于在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；

所述复位模块，与复位端、电源端、信号输出端和第一节点连接，用于在复位端的控制下，向第一节点和信号输出端提供电源端的信号；

所述上拉模块，与第二时钟信号端和第二节点连接，用于在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号；

所述下拉模块，与第一节点、第二节点、电源端和信号输出端连接，用于在第二节点的控制下，向第一节点和信号输出端提供电源端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下级输入控制模块，用于在第一时钟信号端的控制下，向第三节点提供高电平信号。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第十一晶体管用于在第一时钟信号端为高电平时开启，将第三节点拉高至第一节点的电位；所述第十二晶体管用于在第二时钟信号端的输入信号为高电平时开启，将第三节点的电位拉低至电源端的低电平。

4.根据权利要求3所述的移位寄存器，其特征在于，所述输入模块包括：第一晶体管；

所述第一晶体管的栅极与信号输入端或上一级移位寄存器的第三节点连接，第一极与信号输入端连接，第二极与第一节点连接。

5.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-4任一所述的移位寄存器。

6.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-4任一所述的移位寄存器中，包括：

输入模块在信号输入端或下级输入控制模块的控制下，向第一节点提供信号输入端的信号；

输出模块在第一节点的控制下，向信号输出端提供第一时钟信号端的信号；下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号；

复位模块在复位端的控制下，向第一节点和信号输出端提供电源端的信号；

上拉模块在第二时钟信号端的作用下，向第二节点提供第二时钟信号端的信号；

下拉模块在第二节点的控制下，向第一节点和信号输出端提供电源端的信号。

7.根据权利要求6所述的方法，其特征在于，所述下级输入控制模块向下一级移位寄存器的输入模块提供高电平信号，包括：

在输出阶段，下级输入控制模块在第一时钟信号端的控制下，向下一级移位寄存器的输入模块提供第一节点的电位。

Images