CN110868264B - 时分双工收发机及其校准方法、可读存储介质 - Google Patents

时分双工收发机及其校准方法、可读存储介质 Download PDF

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Abstract

一种时分双工收发机及其校准方法、可读存储介质，所述时分双收发机的校准方法包括：确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A‑D接口电路/D‑A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差；分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿。应用上述方案，可以实现对两块芯片结构的时分双工收发机的误差因素进行校准。

Description

时分双工收发机及其校准方法、可读存储介质
技术领域
本发明实施例涉及通信领域，尤其涉及一种时分双工收发机及其校准方法、可读存储介质。
背景技术
时分双工收发机芯片，例如WIFI收发机，一般分为基带模块和射频模块。
通常情况下，由于基带模块的集成电路演进速度要高于射频集成电路的演进速度，为了降低整个收发机芯片的面积，基带模块需要使用更先进的半导体制程，这就需要将基带模块和射频模块独立设计，使得基带模块使用更先进的半导体制程，更新速度更快一些，而射频模块保持不变。
如果将两个模块封装为两块芯片，考虑到时分双工的特性，两个模块之间采用单向传输的接口电路，这样可以降低两个芯片的引脚数量，从而降低芯片的总面积。但是，对于两块芯片的联合通路进行校准，目前无相应的解决方案。
发明内容
本发明实施例解决的技术问题是如何对时分双工收发机的误差因素进行校准。
为解决上述技术问题，本发明实施例提供一种时分双工收发机的校准方法，包括：确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差；分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，其中：所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；所述第三环路依次包括：第二单音模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；所述第四环路依次包括：所述序列发生器模块、所述发射机模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块。
可选地，所述IQ不平衡包括以下至少一种：相位不平衡、幅度不平衡。
可选地，所述序列发生器包括：存储单元、数字前端单元、DAC单元、抗混叠滤波器单元，其中：所述存储单元，适于存储预设的训练序列；所述数字前端单元，适于对所述存储单元输出的所述训练序列进行滤波；所述DAC单元，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；所述抗混叠滤波器单元，适于对所述模拟信号进行滤波并输出。
可选地，所述利用所述第一环路进行校准和补偿包括：利用所述第一单音模块产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿。
可选地，所述第一单音模块产生的信号包括以下至少一种：数字域单音信号、数字域多音信号。
可选地，所述利用所述第二环路进行校准和补偿包括：利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数。
可选地，所述利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数包括：利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
可选地，所述计算所述A-D接口电路的Droop模型及其对应的补偿系数包括：将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
可选地，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
可选地，所述利用所述第三环路进行校准和补偿包括：利用所述第二单音模块产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿。
可选地，所述对所述接收机链路进行补偿包括：利用两个乘法器和一个加法器补偿所述IQ不平衡误差；利用两个加法器补偿所述DC残留误差；利用FIR补偿所述IQ相对时延误差。
可选地，所述利用所述第四环路进行校准和补偿包括：利用所述序列发生器模块输出的序列，获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。
可选地，所述获取所述功率放大器的非线性模型及其对应的补偿系数包括：获取所述序列发生器模块输出的序列并作为第一序列；将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
本发明实施例提供一种时分双工收发机，包括：确定单元，适于确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差；校准单元，适于分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，其中：所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；所述第三环路依次包括：第二单音模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；所述第四环路依次包括：所述序列发生器模块、所述发射机模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块。
可选地，所述IQ不平衡包括以下至少一种：相位不平衡、幅度不平衡。
可选地，所述序列发生器包括：存储单元、数字前端单元、DAC单元、抗混叠滤波器单元，其中：所述存储单元，适于存储预设的训练序列；所述数字前端单元，适于对所述存储单元输出的所述训练序列进行滤波；所述DAC单元，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；所述抗混叠滤波器单元，适于对所述模拟信号进行滤波并输出。
可选地，所述校准单元，适于利用所述第一单音模块产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿。
可选地，所述第一单音模块产生的信号包括以下至少一种：数字域单音信号、数字域多音信号。
可选地，所述校准单元，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数。
可选地，所述校准单元，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
可选地，所述校准单元，适于将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
可选地，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
可选地，所述校准单元，适于利用所述第二单音模块产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿。
可选地，所述校准单元，适于利用两个乘法器和一个加法器补偿所述IQ不平衡误差；利用两个加法器补偿所述DC残留误差；利用FIR补偿所述IQ相对时延误差。
可选地，所述校准单元，适于利用所述序列发生器模块输出的序列，获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。
可选地，所述校准单元，适于获取所述序列发生器模块输出的序列并作为第一序列；将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
本发明实施例提供一种计算机可读存储介质，计算机可读存储介质为非易失性存储介质或非瞬态存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一种所述方法的步骤。
本发明实施例提供一种时分双工收发机，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一种所述方法的步骤。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例通过确定时分双工收发机的误差因素，然后利用第一环路、第二环路、第三环路和第四环路对误差因素进行校准和补偿，可以最终得到整个发射机链路和接收机链路的误差因素并对其进行补偿，从而实现对两块芯片结构的时分双工收发机的误差因素进行校准。
附图说明
图1是本发明实施例提供的一种时分双工收发机的***示意图；
图2是本发明实施例提供的一种时分双工收发机的校准方法的流程图；
图3是本发明实施例提供的一种所述第一环路的示意图；
图4是本发明实施例提供的一种所述第二环路的示意图；
图5是本发明实施例提供的一种所述第三环路的示意图；
图6是本发明实施例提供的一种所述接收机链路的补偿模块的示意图；
图7是本发明实施例提供的一种所述第四环路的示意图；
图8是本发明实施例提供的一种所述发射机链路的补偿模块的示意图；
图9是本发明实施例提供的另一种时分双工收发机的校准方法的流程图；
图10是本发明实施例提供的一种时分双工收发机的结构示意图。
具体实施方式
在现有的技术方案中，对于两块芯片的联合通路进行校准，目前无相应的解决方案。
本发明实施例通过确定时分双工收发机的误差因素，然后分别利用第一环路、第二环路、第三环路和第四环路对误差因素进行校准和补偿，可以最终得到整个发射机链路和接收机链路的误差因素并对其进行补偿，从而实现对两块芯片结构的时分双工收发机的误差因素进行校准。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图1，本发明实施例提供了一种时分双工收发机的***框图，可以包括如下模块：位于D-Die(Digital die)的数字前端发射(TX Digital Front End，TX DFE)模块11、数字前端接收(RX DFE)模块12、快速傅里叶变换(Fast Fourier Transformation，FFT)模块13、DAC模块19、ADC模块20、第一单音发生器(Test Tone Generator，TTG)TTG_D模块22和位于A-Die(Analog die)的发射机(Transmitter)模块14、功放(Power Amplifier，PA)模块15、接收机(Receiver)模块16、TTG_A模块17、序列发生器(Sequence Generator，SQG)模块18和开关(Switch)模块21，其中：
TX DFE模块11为发射机的数字前端模块，主要包括各级升采样滤波器，射频前端补偿模块(包括IQ不平衡补偿，直流补偿)等，其输出连接DAC模块19。
DAC模块19，用于将数字信号转化为模拟信号。
Transmitter模块14，在手机终端中一般为直接上变频发射机，该模块会存在IQ不平衡，DC残留，信号droop等非理想因素(即误差因素)。
PA模块15为射频功率放大器，负责将发射信号功率推高至期望的水平。功率放大器会引入AM-AM(幅度-幅度)，AM-PM(幅度-相位)以及记忆效应等非理想因素。
Transmitter模块14和PA模块15引入的非理想因素会最终影响发射至空口的信号质量，因此需要进行校准，并在TX DFE模块11中进行预先补偿。
Receiver模块16为射频接收机，负责将空口的微弱信号进行放大，并下变频至模拟基带信号。Receiver模块16也会引入非理想因素，包括IQ不平衡，DC残留等。
ADC模块20对模拟基带信号进行采样，并输出至RX DFE模块12进行数字化处理。
RX DFE模块12包括：逐级数字下采样、RX非理想因素补偿等功能。
FFT模块13为正交频分复用技术(Orthogonal Frequency DivisionMultiplexing，OFDM)***中将时域信号转化为频域处理必不可少的一部分，此处的校准***是复用OFDM***的FFT模块，辅助完成对射频前端非理想特性的计算。
Switch模块21，完成TDD***的时分双工的收发功能。
SQG模块18的主要功能为读取Memory里预存的训练序列(或者由专门的序列产生电路产生)，经过模块内部的DAC以及抗混叠滤波器(Anti-Alias Filter，AAF)，将训练序列转化为模拟信号发送给Transmitter模块14。
SQG模块18发送的训练序列具有自相关、频域等方面的优良特性，适合用于对Transmitter模块14和PA模块15以及接口非理想特性的校准。
TTG_A模块22和TTG_D模块17为用于产生单音信号的模块，用于对IQ不平衡进行校准。
可以理解的是，所述发射机(Transmitter)模块也可以称为发射机(Transmitter)，上述命名方式并不构成对本发明实施例保护范围的限制。
可以理解的是，所述接收机(Receiver)模块也可以称为接收机(Receiver)，上述命名方式并不构成对本发明实施例保护范围的限制。
在上述时分双工收发机中，接口部分由SOC改为两块芯片，两块芯片之间通过PCB板级差分走线。此处的接口驱动电路以及PCB线路会引入信号Droop，IQ不平衡，IQcrosstalk(即IQ两路信号之间的互相泄漏)，相位非线性等非理想因素(即误差)，是校准***需要额外关注的对象。
参见图2，本发明实施例提供了一种时分双工收发机的校准方法，可以包括如下步骤：
步骤S201，确定时分双工收发机的误差因素。
在具体实施中，所述误差因素可以包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差。
在具体实施中，对于图1所示的时分双工收发机中的各个模块进行整理和归纳，可以确定时分双工收发机的误差因素(即非理想因素)。
在具体实施中，可以针对所述确定的误差因素建立相应的模型，并进行量化，然后在TX DFE模块或者RX DFE模块利用相应的补偿模块消除这些因素对信号质量的影响。
在具体实施中，所述IQ不平衡可以包括相位不平衡、幅度不平衡中的任一种或者两种。
在具体实施中，所述IQ不平衡误差为I信号和Q信号之间的幅度/相位关系非理想化误差，包括频率依赖性/非依赖性的非理想误差，以及I和Q之间引入的相对时延误差。
在具体实施中，所述Droop误差为由电路非理想引入的信号频域边缘功率的下降导致的误差。
步骤S202，分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿。
在具体实施中，所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；所述第三环路依次包括：第二单音模块、所述接收机、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；所述第四环路依次包括：所述序列发生器模块、所述发射机、所述接收机、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块。
在具体实施中，所述第一单音模块和所述第二单元模块可以为单音发生器模块。
在本发明一实施例中，如图1所示，所述序列发生器18包括：存储单元(MEM)181、数字前端单元(DFE)182、DAC单元183和抗混叠滤波器单元(AAF)184，其中：所述存储单元181，适于存储预设的训练序列；所述数字前端单元182，适于对所述存储单元输出的所述训练序列进行滤波；所述DAC单元183，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；所述抗混叠滤波器单元184，适于对所述模拟信号进行滤波并输出。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述第一环路的示意图，如图3所示。
参见图3，所述第一环路依次包括：TTG_D模块、TX DFE模块、DAC模块、ADC模块、RXDFE模块和FFT模块。
在具体实施中，利用所述第一环路进行校准和补偿可以包括：利用所述第一单音模块(TTG_D模块)产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿。
在具体实施中，所述第一单音模块(TTG_D模块)产生的信号可以包括数字域单音信号，也可以包括数字域多音信号，还可以同时包括数字域单音信号和数字域多音信号。
在具体实施中，TTG_D负责在数字域产生单音和或多音信号，通过相应的算法可以校准得到DAC模块/ADC模块的IQ信号之间的幅度和相位不平衡误差，具体的算法可以参见现有的实现方案，本发明实施例不再赘述。
在具体实施中，将确定的ADC的IQ不平衡模型及其对应的补偿系数(矩阵MADC_IQ)，在RX DFE内相应的补偿模块内进行补偿，为所述第二环路的校准做准备。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述第二环路的示意图，如图4所示。
参见图4，所述第二环路依次包括：SQG模块、A-D接口电路、ADC模块、RX DFE模块和FFT模块。
在具体实施中，利用所述第二环路进行校准和补偿可以包括：利用所述序列发生器模块(SQG模块)输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数。
在具体实施中，利用所述第二环路校准的目标为获取A-D接口的频响Droop模型和IQ不平衡模型，另外，在电路模型中，A-D接口电路可以为双向同性的，即校准完A-Die至D-Die的参数，也可以用于D-A接口电路的补偿。
在本发明一实施例中，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
在具体实施中，所述利用所述序列发生器模块(SQG模块)输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数可以包括：利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
在本发明一实施例中，所述计算所述A-D接口电路的Droop模型及其对应的补偿系数包括：将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
在具体实施中，由于在所述第一环路已经获得ADC模块的IQ不平衡补偿系数，并进行了补偿，所以在A-D接口的IQ不平衡校准中，可以除去ADC模块的影响。其中补偿系数的计算、校准的方法可以参考所述第一环路的计算和校准方法。经过上述计算后，可以建立A-D/D-A接口电路的IQ不平衡模型和补偿系数(矩阵MInterface_IQ)，该模型后续可以用于TX发射通路信号的补偿。
在具体实施中，所述第二环路的校准同时得到SQG模块内部DAC单元以及AAF单元引入的IQ不平衡参数，如果SQG模块设计较为理想，该参数较小，可以忽略不计；如果该参数较大，那么可以用于最后TX链路IQ不平衡补偿的“去嵌入”，在实际应用，可以根据具体情况确定技术方案。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述第三环路的示意图，如图5所示。
参见图5，所述第三环路依次包括：TTG_A模块、Receiver模块、A-D接口电路、ADC模块、RX DFE模块和FFT模块。
在具体实施中，利用所述第三环路进行校准和补偿可以包括：利用所述第二单音模块(TTG_A模块)产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿。
在具体实施中，所述对接收机链路进行校准的目的为获得射频(RF)接收机(Receiver)模块引入的IQ不平衡误差、DC残留误差，ADC引入的IQ不平衡误差，以及A-D接口电路中引入的IQ不平衡误差。这三处产生的IQ不平衡可以视为同一个模型，并进行一次性校准和补偿。校准的方法可以包括：采用TTG_A模块产生的多个单音信号，获取IQ相对幅度/相位/时延信息的方法，此处不再赘述。当所述接收机链路校准完成之后，可以根据校准获得的IQ相对幅度/相位/时延信息(矩阵MRX)，对所述接收机链路(即RX通路)进行补偿，补偿模块位于RX DFE模块。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述接收机链路的补偿模块(即RX补偿模块)的示意图，如图6所示。
参见图6，接收机链路补偿模块包括：两个乘法器、三个加法器、一个有限长单位冲激响应滤波器(Finite Impulse Response，FIR)，一个时延处理(Delay)子模块，其中：两个乘法器和一个加法器用于补偿IQ幅度相位不平衡误差(IQ_A、IQ_P)，另外两个加法器用于补偿DC残留误差(DC_I、DC_Q)，FIR用于补偿IQ相对时延，Delay子模块为一个整数固定时延，Signal为所述补偿模块的输入信号。
在本发明一实施例中，所述对所述接收机链路进行补偿包括：利用两个乘法器和一个加法器补偿所述IQ不平衡误差；利用两个加法器补偿所述DC残留误差；利用FIR补偿所述IQ相对时延误差。
经过补偿之后，RX通路视为理想通路，可以辅助完成后续校准工作。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述第四环路的示意图，如图7所示。
参见图7，所述第四环路依次包括：SQG模块、Transmitter模块、Receiver模块、A-D接口电路、ADC模块、RX DFE模块和FFT模块。
在具体实施中，利用所述第四环路进行校准和补偿包括：利用所述序列发生器模块(SQG模块)输出的序列，获取所述发射机(Transmitter)模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。在具体实施中，对所述发射机模块进行校准的目的为获取发射机模块引入的IQ不平衡，DC残留等非理想误差的模型。校准方法与所述接收机模块的校准方法一致，利用SQG模块产生的多个单音信号，利用RX通路作为一个理想的接收机，即可获得只包括Transmitter模块的IQ不平衡，DC残留的相关信息(矩阵MTransmitter)，校准算法此处不进行赘述。
在具体实施中，基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿，是为下一步数字预失真(Digital Pre-Distortion，DPD)校准获得一个理想的环路。所述发射机模块的补偿方法与所述接收机链路的补偿模块中的补偿方法类似，此处不再赘述。
在具体实施中，可以在所述接收机链路和所述发射机模块已经补偿完成之后，进行DPD校准，获取所述功率放大器的非线性模型及其对应的补偿系数。
在具体实施中，DPD校准的目的为获取PA的非线性模型，用于纠正TX信号的非线性失真。经过前面的校准和补偿，已经获得了理想的RX通路，理想的Transmitter通路，这为DPD校准做好了准备。
在本发明一实施中，所述获取所述功率放大器的非线性模型及其对应的补偿系数包括：获取所述序列发生器模块输出的序列并作为第一序列；将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
在具体实施中，所述发射机链路的补偿系数(即TX的补偿系数)由三个部分组成的：1、所述第一环路产生的DAC IQ不平衡补偿系数MDAC_IQ；2、所述第二环路产生的D-A接口电路补偿系数，包括Droop补偿系数和IQ不平衡补偿系数MInterface_IQ；3、所述发射机模块产生的Transmitter IQ不平衡/DC残留补偿系数MTransmitter。
在具体实施中，可以基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对所述发射机链路进行补偿。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了一种所述发射机链路的补偿模块(即TX补偿模块)的示意图，如图8所示。
参见图8，所述发射机链路的补偿模块与图6所示的所述接收机链路的补偿模块类似，区别在于增加了对TX信号Droop模型及其对应的补偿参数进行处理的FIR_D滤波器。
TX补偿模块的IQ不平衡补偿系数为三个模块相应系数，即IQ_A、IQ_P和FIR系数的综合，DC_I和DC_Q对应Transmitter模块的直流泄漏，FIR_D对应由D-A接口电路产生的信号Droop；如果Transmitter模块引入的Droop过大，那么FIR_D也可以由D-A接口模型的补偿系数和Transmitter模块的补偿系数综合产生。整个Tx链路的IQ不平衡补偿系数可以采用级联相乘的方式表示，数学表示形式为：MDAC_IQ×MInterface_IQ×MTransmitter。
应用上述方案，通过确定时分双工收发机的误差因素，然后分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，可以最终得到整个发射机链路和接收机链路的误差因素并对其进行补偿，从而实现对两块芯片结构的时分双工收发机的误差因素进行校准。
为使本领域技术人员更好地理解和实施本发明，本发明实施例提供了另一种时分双工收发机的校准方法的流程图，如图9所示。
参见图9，所述时分双工收发机的校准方法可以包括如下步骤：
步骤S901，利用第一环路进行校准和补偿。
在具体实施中，所述利用第一环路进行校准和补偿包括两个步骤：第一步，对DAC模块/ADC模块进行校准，确定DAC模块/ADC模块的IQ不平衡模型及其对应的补偿参数；第二步，对ADC模块的IQ不平衡误差进行补偿。
步骤S902，利用第二环路进行校准和补偿。
在具体实施中，所述利用第二环路进行校准和补偿包括两个步骤：第一步，对A-D接口电路进行校准，确定A-D接口电路的Droop模型及其对应的补偿系数；第二步，对A-D接口电路进行校准，确定A-D接口电路的IQ不平衡模型及其对应的补偿系数。
步骤S903，利用第三环路进行校准和补偿。
在具体实施中，所述利用第三环路进行校准和补偿包括两个步骤：第一步，对接收机链路进行校准，并获取所述接收机链路的补偿参数，所述接收机链路的补偿参数包括：IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数；第二步，基于所述接收机链路的补偿参数，对所述接收机链路进行补偿。
步骤S904，利用第四环路进行校准和补偿。
在具体实施中，所述对第四环路进行校准和补偿包括四个步骤：第一步，对所述发射机模块进行校准，并获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：IQ不平衡补偿参数和DC残留补偿参数；第二步，基于所述发射机模块的补偿参数，对所述发射机模块的误差进行补偿；第三步，DPD校准，获取功率放大器的非线性模型及其对应的补偿系数；第四步，基于DAC模块的IQ不平衡模型及其对应的补偿参数、D-A接口电路的Droop模型及其对应的补偿参数、D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对所述发射机链路进行补偿。
为使本领域技术人员更好的理解和实施本发明，本发明实施例还提供了一种能够实现上述校准方法的时分双工收发机，如图10所示。
参见图10，所述时分双工收发机100可以包括：确定单元110和校准单元120，其中：
所述确定单元110，适于确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差。
所述校准单元120，适于分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，其中：所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；所述第三环路依次包括：第二单音模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；所述第四环路依次包括：所述序列发生器模块、所述发射机模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块。
在本发明一实施例中，所述IQ不平衡包括以下至少一种：相位不平衡、幅度不平衡。
在具体实施中，所述序列发生器包括：存储单元、数字前端单元、DAC单元、抗混叠滤波器单元，其中：所述存储单元，适于存储预设的训练序列；所述数字前端单元，适于对所述存储单元输出的所述训练序列进行滤波；所述DAC单元，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；所述抗混叠滤波器单元，适于对所述模拟信号进行滤波并输出。
在具体实施中，所述校准单元120，适于利用所述第一单音模块产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿。
在本发明一实施例中，所述第一单音模块产生的信号包括以下至少一种：数字域单音信号、数字域多音信号。
在具体实施中，所述校准单元120，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数。
在具体实施中，所述校准单元120，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
在本发明一实施例中，所述校准单元120，适于将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
在具体实施中，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
在具体实施中，所述校准单元120，适于利用所述第二单音模块产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿。
在本发明一实施例中，所述校准单元120，适于利用两个乘法器和一个加法器补偿所述IQ不平衡误差；利用两个加法器补偿所述DC残留误差；利用FIR补偿所述IQ相对时延误差。
在具体实施中，所述校准单元120，适于利用所述序列发生器模块输出的序列，获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。
在本发明一实施例中，所述校准单元120，适于获取所述序列发生器模块输出的序列并作为第一序列；将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
在具体实施中，所述时分双工收发机100的工作流程及原理可以参考上述实施例中提供的方法中的描述，此处不再赘述。
本发明实施例提供一种计算机可读存储介质，计算机可读存储介质为非易失性存储介质或非瞬态存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一种所述方法对应的步骤，此处不再赘述。
本发明实施例提供一种时分双工收发机，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一种所述方法对应的步骤，此处不再赘述。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种时分双工收发机的校准方法，其特征在于，包括：
确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差；
分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，其中：
所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；
所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；
所述第三环路依次包括：第二单音模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；
所述第四环路依次包括：所述序列发生器模块、所述发射机模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块；
所述利用所述第一环路进行校准和补偿包括：利用所述第一单音模块产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿；
所述利用所述第二环路进行校准和补偿包括：利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数；
所述利用所述第三环路进行校准和补偿包括：利用所述第二单音模块产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿；
所述利用所述第四环路进行校准和补偿包括：利用所述序列发生器模块输出的序列，获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。
2.根据权利要求1所述的时分双工收发机的校准方法，其特征在于，所述IQ不平衡包括以下至少一种：
相位不平衡、幅度不平衡。
3.根据权利要求2所述的时分双工收发机的校准方法，其特征在于，所述序列发生器包括：
存储单元、数字前端单元、DAC单元、抗混叠滤波器单元，其中：
所述存储单元，适于存储预设的训练序列；
所述数字前端单元，适于对所述存储单元输出的所述训练序列进行滤波；
所述DAC单元，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；
所述抗混叠滤波器单元，适于对所述模拟信号进行滤波并输出。
4.根据权利要求3所述的时分双工收发机的校准方法，其特征在于，所述第一单音模块产生的信号包括以下至少一种：数字域单音信号、数字域多音信号。
5.根据权利要求3所述的时分双工收发机的校准方法，其特征在于，所述利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数包括：
利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；
基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
6.根据权利要求5所述的时分双工收发机的校准方法，其特征在于，所述计算所述A-D接口电路的Droop模型及其对应的补偿系数包括：
将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
7.根据权利要求5或6所述的时分双工收发机的校准方法，其特征在于，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
8.根据权利要求7所述的时分双工收发机的校准方法，其特征在于，所述对所述接收机链路进行补偿包括：
利用两个乘法器和一个加法器补偿所述IQ不平衡误差；
利用两个加法器补偿所述DC残留误差；
利用FIR补偿所述IQ相对时延误差。
9.根据权利要求7所述的时分双工收发机的校准方法，其特征在于，所述获取所述功率放大器的非线性模型及其对应的补偿系数包括：
获取所述序列发生器模块输出的序列并作为第一序列；
将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；
基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
10.一种时分双工收发机，其特征在于，包括：
确定单元，适于确定时分双工收发机的误差因素，所述误差因素包括以下至少一种：DAC模块/ADC模块的IQ不平衡误差，A-D接口电路/D-A接口电路的Droop误差以及IQ不平衡误差，接收机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，发射机模块的IQ不平衡误差、DC残留误差以及IQ相对时延误差，功率放大器的非线性失真以及记忆效应误差；
校准单元，适于分别利用第一环路、第二环路、第三环路和第四环路对所述误差因素进行校准和补偿，其中：
所述第一环路依次包括：第一单音模块、数字前端发送模块、所述DAC模块、所述ADC模块、数字前端接收模块、FFT模块，其中所述第一单音模块，适于产生信号；
所述第二环路依次包括：序列发生器模块、A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述序列发生器模块，适于输出预设的训练序列；
所述第三环路依次包括：第二单音模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块，其中所述第二单音模块，适于产生信号；
所述第四环路依次包括：所述序列发生器模块、所述发射机模块、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块、所述FFT模块；
所述校准单元，适于利用所述第一单音模块产生的信号，对所述ADC模块和所述DAC模块进行校准，并确定所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数；基于所述DAC模块/所述ADC模块的IQ不平衡模型及其对应的补偿参数，在所述数字前端接收模块内进行补偿；
所述校准单元，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，对所述A-D接口电路进行校准，确定所述A-D接口电路的Droop模型及其对应的补偿系数；对所述A-D接口电路进行校准，确定所述A-D接口电路的IQ不平衡模型及其对应的补偿系数；
所述校准单元，适于利用所述第二单音模块产生的信号，获取接收机链路的补偿参数，所述接收机链路的补偿参数包括：所述接收机链路的IQ不平衡补偿参数、DC残留补偿参数和相对时延补偿参数，其中所述接收机链路包括：所述接收机模块、所述A-D接口电路和所述ADC模块；基于所述接收机链路的补偿参数，在所述数字接收前端模块对所述接收机链路进行补偿；
所述校准单元，适于利用所述序列发生器模块输出的序列，获取所述发射机模块的补偿参数，所述发射机模块的补偿参数包括：所述发射机模块的IQ不平衡补偿参数和DC残留补偿参数；基于所述发射机模块的补偿参数，在所述序列发生器模块内对所述发射机模块进行补偿；获取所述功率放大器的非线性模型及其对应的补偿系数；基于所述DAC模块的IQ不平衡模型及其对应的补偿参数、所述D-A接口电路的Droop模型及其对应的补偿参数、所述D-A接口电路的IQ不平衡模型及其对应的补偿参数、所述发射机模块的补偿参数，对发射机链路进行补偿，其中所述发射机链路包括：所述DAC模块、所述D-A接口电路和所述发射机模块。
11.根据权利要求10所述的时分双工收发机，其特征在于，所述IQ不平衡包括以下至少一种：
相位不平衡、幅度不平衡。
12.根据权利要求11所述的时分双工收发机，其特征在于，所述序列发生器包括：
存储单元、数字前端单元、DAC单元、抗混叠滤波器单元，其中：
所述存储单元，适于存储预设的训练序列；
所述数字前端单元，适于对所述存储单元输出的所述训练序列进行滤波；
所述DAC单元，适于将所述数字前端单元输出的滤波后的所述训练序列转换为模拟信号；
所述抗混叠滤波器单元，适于对所述模拟信号进行滤波并输出。
13.根据权利要求12所述的时分双工收发机，其特征在于，所述第一单音模块产生的信号包括以下至少一种：数字域单音信号、数字域多音信号。
14.根据权利要求12所述的时分双工收发机，其特征在于，所述校准单元，适于利用所述序列发生器模块输出的训练序列及其对应的FFT结果，获取所述A-D接口电路的幅度频率响应特性；基于所述幅度频率响应特性，计算所述A-D接口电路的Droop模型及其对应的补偿系数。
15.根据权利要求14所述的时分双工收发机，其特征在于，所述校准单元，适于将所述幅度频率响应特性进行IFFT计算，获取冲激响应，并采用FIR滤波器在时域进行补偿，获取所述A-D接口电路的Droop模型及其对应的补偿系数。
16.根据权利要求10所述的时分双工收发机，其特征在于，所述D-A接口电路与所述A-D接口电路对应相同的模型及其对应的补偿参数。
17.根据权利要求16所述的时分双工收发机，其特征在于，所述校准单元，适于利用两个乘法器和一个加法器补偿所述IQ不平衡误差；利用两个加法器补偿所述DC残留误差；利用FIR补偿所述IQ相对时延误差。
18.根据权利要求16所述的时分双工收发机，其特征在于，所述校准单元，适于获取所述序列发生器模块输出的序列并作为第一序列；将所述第一序列依次经过所述发射机、所述功率放大器、所述接收机模块、所述A-D接口电路、所述ADC模块、所述数字前端接收模块后的序列作为第二序列；基于所述第一序列和所述第二序列，建立所述功率放大器的非线性模型及其对应的补偿系数。
19.一种计算机可读存储介质，计算机可读存储介质为非易失性存储介质或非瞬态存储介质，其上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求1至9中任一项所述方法的步骤。
20.一种时分双工收发机，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，其特征在于，所述处理器运行所述计算机指令时执行权利要求1至9中任一项所述方法的步骤。
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