CN110797257A - 一种图形传递方法 - Google Patents

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Abstract

本发明提供了一种图形传递方法，包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；在所述开口中形成填充层；以及去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层，以实现图形化极紫外光刻胶层中的低密度图形的负向传递。

Description

一种图形传递方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种图形传递方法。
背景技术
半导体集成电路(IC)产业经历了指数式增长。IC材料和设计的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大而几何尺寸(即，可以使用制造工艺创建的最小的元件或线)减小。该按比例缩小工艺通常通过增加生产效率和降低相关成本而提供益处。这样的按比例缩小还增加了IC处理和制造的复杂程度。为了实现这些进步，需要IC处理和制造中的类似发展。例如，实施更高分辨率的光刻工艺的需求增加。一种光刻技术是极紫外线光刻(EUV，Extreme Ultraviolet Lithography)，其他技术包括X射线光刻、离子束投影光刻、电子束投影光刻和多电子束无掩模光刻。
EUV是使用例如13.5nm的极紫外波长的下一代光刻技术，具体地，对于许多关键层级，图案化较小的技术节点的光刻图案化将需要EUV。但是，由于极紫外光刻胶的随机效应，即，照明光子数的涨落，使得EUV工艺中，沟槽线宽设计需求太小时容易出现极紫外光刻胶桥接的缺陷，沟槽线宽设计需求太大时容易出现极紫外光刻胶断裂的缺陷。由于随机效应导致缺陷的技术限制，目前的极紫外光刻工艺一般只运用在低密度的图形化工艺中，如各种切割工艺，后段金属线的沟道工艺等，其显影区域小，良率较高，但是不能实现低密度图形的负向(即，低密度图形极紫外光刻胶保留，其他区域的极紫外光刻胶去除)传递。
发明内容
本发明的目的在于提供一种图形传递方法，以解决极紫外光刻工艺中不能实现低密度图形负向转递的问题。
为了解决上述问题，本发明提供了一种图形传递方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；
以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；
在所述开口中形成填充层；以及
去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层。
可选的，所述硬掩模层包括依次形成于所述半导体衬底上的第一硬掩模层和第二硬掩模层。
进一步的，以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口包括以下步骤：
以所述图形化极紫外光刻胶层为掩模，依次干法刻蚀所述第二硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述第二硬掩模层中，以形成图形化第二硬掩模层；
以所述图形化极紫外光刻胶层和图形化第二硬掩模层为掩模，干法刻蚀所述第一硬掩模层，并将所述图形传递至所述第一硬掩模层中，以形成图形化第一硬掩模层。
更进一步的，在所述开口中形成填充层包括以下步骤：
在所述半导体衬底上形成填充层，所述填充层填充了所述开口，同时，还覆盖了所述第二硬掩模层的上表面；以及
依次干法刻蚀所述填充层和第二硬掩模层，以暴露出所述第一硬掩模层，同时，所述填充层仅填充了所述开口。
更进一步的，所述填充层包括低温氧化硅。
更进一步的，覆盖在所述第二硬掩模层的上表面的所述填充层的厚度在
Figure BDA0002275370450000031
之间。
更进一步的，去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层包括：
利用灰化工艺进行灰化去除所述第一硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层。
更进一步的，所述第一硬掩模层包括无定型碳层，所述第二硬掩模层包括硅化物层。
更进一步的，所述第一硬掩模层的厚度在之间，所述第二硬掩模层的厚度在
Figure BDA0002275370450000033
之间。
更进一步的，所述图形化极紫外光刻胶层的厚度在
Figure BDA0002275370450000034
之间。
与现有技术相比存在以下有益效果：
本发明提供的一种图形传递方法，包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；在所述开口中形成填充层；以及去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层，以实现图形化极紫外光刻胶层中的低密度图形的负向传递。
进一步的，所述硬掩模层包括依次形成于所述半导体衬底上的第一硬掩模层和第二硬掩模层，所述第一硬掩模层包括无定型碳层，所述第一硬掩模层和第二硬掩模层共同作为硬掩模层，它们的致密性较好，可以改善后续图形传递过程中图形线宽的粗糙度，从而提升了图形的质量。
附图说明
图1为本发明一实施例的一种图形传递方法的流程示意图；
图2a-2f为本发明一实施例的图形传递方法的各步骤中的结构示意图。
附图标记说明：
100-半导体衬底；
200-硬掩模层；200a-图形化硬掩模层的开口；210-第一硬掩模层；220-第二硬掩模层；220a-图形化第二硬掩模层的开口；
300-图形化极紫外光刻胶层；300a-图形化极紫外光刻胶层的开口；
400-填充层。
具体实施方式
本发明提供的核心思想在于提供一种图形传递方法，所述半导体器件的形成方法，包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；在所述开口中形成填充层；以及去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层，以实现图形化极紫外光刻胶层中的低密度图形的负向传递。
进一步的，所述硬掩模层包括依次形成于所述半导体衬底上的第一硬掩模层和第二硬掩模层，所述第一硬掩模层包括无定型碳层，所述第一硬掩模层和第二硬掩模层共同作为硬掩模层，它们的致密性较好，可以改善后续图形传递过程中图形线宽的粗糙度，从而提升了图形的质量。
以下将对本发明的一种图形传递方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例所提供的一种图形传递方法。图1为本实施例的图形传递方法的流程示意图。如图1所示，该图形传递方法包括以下步骤：
步骤S10：提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；
步骤S20：以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；
步骤S30：在所述开口中形成填充层；以及
步骤S40：去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层。
下面结合具体实施例和图2a-2f详细说明本发明的图形传递方法。
图2a为本实施例所提供的半导体器件的结构示意图。如图2a所示，首先执行步骤S10，提供一半导体衬底100，在所述半导体衬底100上依次形成硬掩模层200和图形化极紫外光刻胶层300。
本步骤具体包括以下步骤：
首先，提供一半导体衬底100，在所述半导体衬底100上形成硬掩模层200。所述硬掩模层200例如是包括依次形成于所述半导体衬底100上的第一硬掩模层210和第二硬掩模层220。
在本实施例中，所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)衬底、体硅(bulk silicon)衬底、锗衬底、锗硅衬底、磷化铟(InP)衬底、砷化镓(GaAs)衬底或者绝缘体上锗衬底等。所述第一硬掩模层210例如是无定型碳层，所述无定型碳层可以作为刻蚀半导体衬底100以形成非常小且紧密间隔图形的硬掩模层。所述第一硬掩模层210的厚度例如是
Figure BDA0002275370450000051
所述第二硬掩模层220例如是硅化物层，具体例如是氧化硅层、碳化硅层、氮化硅层，或者它们的叠层，或者氧化硅-氮化硅-氧化硅叠层，所述第二硬掩模层220的厚度例如是
Figure BDA0002275370450000061
所述第一硬掩模层210和第二硬掩模层220的致密性掩模共同作为硬掩模层，他们的致密性较好，可以改善后续图形传递过程中图形线宽的粗糙度，从而提升了图形的质量。
接着，经过涂覆、曝光、显影等极紫外光刻工艺在所述硬掩模层200上形成图形化极紫外光刻胶层300。所述图形化极紫外光刻胶层300的厚度例如是
Figure BDA0002275370450000062
所述图形化极紫外光刻胶层300的图形具有开口300a。
在所述硬掩模层200和图形化极紫外光刻胶层300之间还形成有其他结构层(图中未示出)，所述结构层例如是包括氧化硅层，其厚度例如是
Figure BDA0002275370450000063
图2b为刻蚀第二硬掩模层后的结构示意图。图2c为形成图形化硬掩模层后的结构示意图。如图2b和2c所示，接着执行步骤S20，以所述图形化极紫外光刻胶层300为掩模，刻蚀所述硬掩模层200，并将图形化极紫外光刻胶层300中的图形传递至所述硬掩模层200中，以形成图形化硬掩模层200，实现了图形化极紫外光刻胶层300中的低密度图形的正向传递。其中，所述图形化硬掩模层200具有开口200a，所述开口200a位于所述开口300a的正下方。
本步骤具体包括以下步骤：
如图2b所示，首先，以所述图形化极紫外光刻胶层300为掩模，依次刻蚀所述第二硬掩模层220，并将图形化极紫外光刻胶层300中的图形传递至所述第二硬掩模层220中，以形成图形化第二硬掩模层220，所述图形化第二硬掩模层220具有开口220a，所述开口220a位于所述开口300a正下方，且所述开口220a暴露出所述第一硬掩模层210。本步骤例如是通过干法刻蚀工艺刻蚀所述第二硬掩模层220。
如图2c所示，接着，以所述图形化极紫外光刻胶层300和图形化第二硬掩模层220为掩模，刻蚀所述第一硬掩模层210，并将所述图形传递至所述第一硬掩模层210中，以形成图形化第一硬掩模层210，所述图形化第一硬掩模层210具有开口210a，所述开口210a位于所述开口220a正下方，且所述开口210a暴露出所述半导体衬底100，此时，所述图形化极紫外光刻胶层300被消耗殆尽。所述开口210a和开口220a共同构成了图形化硬掩模层200的开口200a。本步骤例如是依然通过干法刻蚀工艺刻蚀所述第一硬掩模层210。
图2d为形成填充层后的结构示意图。图2e为刻蚀填充层后的结构示意图。如图2d和2e所示，接着执行步骤S30，在所述开口200a中形成填充层，具体的，在所述开口210a中形成填充层。
本步骤具体包括以下步骤：
如图2d所示，首先，在所述半导体衬底100上形成填充层400，所述填充层400填充了所述开口200a，同时，所述填充层400还覆盖了所述第二硬掩模层220远离所述半导体衬底100一侧的表面，即所述填充层400还覆盖了所述第二硬掩模层220的上表面。覆盖住所述第二硬掩模层220的上表面的所述填充层400的厚度例如是
Figure BDA0002275370450000071
其中，所述填充层400例如是低温氧化硅(LTO，low temperature Oxide)。
如图2e所示，接着，依次刻蚀所述填充层400和第二硬掩模层220，以暴露出所述第一硬掩模层210，此时，所述填充层400仅填充了所述开口210a。本步骤例如是还通过干法刻蚀工艺刻蚀所述填充层400和第二硬掩模层220。
图2f为形成填充层后的结构示意图。如图2f所示，接着执行步骤S40，去除所述硬掩模层，以暴露出所述半导体衬底100，所述半导体衬底100上保留所述开口200a(具体的是所述开口210a)中的填充层400，以实现图形化极紫外光刻胶层300中的低密度图形的负向传递。
本步骤例如是利用灰化工艺(ashing)进行灰化去除所述第一硬掩模层210，以暴露出所述半导体衬底100，此时，所述半导体衬底100上仅保留了所述开口210a处的填充层400，所述开口210a处的填充层400用于后续工艺的掩模。
综上所述，本发明提供的提供一种图形传递方法，包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；在所述开口中形成填充层；以及去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层，以实现图形化极紫外光刻胶层中的低密度图形的负向传递。
进一步的，所述硬掩模层包括依次形成在所述半导体衬底上的第一硬掩模层和第二硬掩模层，所述第一硬掩模层包括无定型碳层，所述第一硬掩模层和第二硬掩模层共同作为硬掩模层，它们的致密性较好，可以改善后续图形传递过程中图形线宽的粗糙度，从而提升了图形的质量。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种图形传递方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上依次形成硬掩模层和图形化极紫外光刻胶层；
以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口；
在所述开口中形成填充层；以及
去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层。
2.如权利要求1所述的图形传递方法，其特征在于，所述硬掩模层包括依次形成于所述半导体衬底上的第一硬掩模层和第二硬掩模层。
3.如权利要求2所述的图形传递方法，其特征在于，以所述图形化极紫外光刻胶层为掩模，刻蚀所述硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述硬掩模层中，以形成图形化硬掩模层，所述图形化硬掩模层具有开口包括以下步骤：
以所述图形化极紫外光刻胶层为掩模，依次干法刻蚀所述第二硬掩模层，并将图形化极紫外光刻胶层中的图形传递至所述第二硬掩模层中，以形成图形化第二硬掩模层；
以所述图形化极紫外光刻胶层和图形化第二硬掩模层为掩模，干法刻蚀所述第一硬掩模层，并将所述图形传递至所述第一硬掩模层中，以形成图形化第一硬掩模层。
4.如权利要求3所述的图形传递方法，其特征在于，在所述开口中形成填充层包括以下步骤：
在所述半导体衬底上形成填充层，所述填充层填充了所述开口，同时，还覆盖了所述第二硬掩模层的上表面；以及
依次干法刻蚀所述填充层和第二硬掩模层，以暴露出所述第一硬掩模层，同时，所述填充层仅填充了所述开口。
5.如权利要求4所述的图形传递方法，其特征在于，所述填充层包括低温氧化硅。
6.如权利要求5所述的图形传递方法，其特征在于，覆盖在所述第二硬掩模层的上表面的所述填充层的厚度在之间。
7.如权利要求6所述的图形传递方法，其特征在于，去除所述硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层包括：
利用灰化工艺进行灰化去除所述第一硬掩模层，以暴露出所述半导体衬底，所述半导体衬底上保留所述开口中的填充层。
8.如权利要求7所述的图形传递方法，其特征在于，所述第一硬掩模层包括无定型碳层，所述第二硬掩模层包括硅化物层。
9.如权利要求8所述的图形传递方法，其特征在于，所述第一硬掩模层的厚度在
Figure FDA0002275370440000022
之间，所述第二硬掩模层的厚度在
Figure FDA0002275370440000023
之间。
10.如权利要求9所述的图形传递方法，其特征在于，所述图形化极紫外光刻胶层的厚度在
Figure FDA0002275370440000024
之间。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1750234A (zh) * 2004-06-22 2006-03-22 三星电子株式会社 形成半导体器件精细图形的方法及用其形成接触的方法
CN102201365A (zh) * 2010-03-22 2011-09-28 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN104049455A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 极紫外光（euv）光掩模及其制造方法
CN104851779A (zh) * 2014-02-18 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106328513A (zh) * 2015-07-02 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106486343A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 用于集成电路图案化的方法
US20170194195A1 (en) * 2015-12-31 2017-07-06 International Business Machines Corporation Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1750234A (zh) * 2004-06-22 2006-03-22 三星电子株式会社 形成半导体器件精细图形的方法及用其形成接触的方法
CN102201365A (zh) * 2010-03-22 2011-09-28 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN104049455A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 极紫外光（euv）光掩模及其制造方法
CN104851779A (zh) * 2014-02-18 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106328513A (zh) * 2015-07-02 2017-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106486343A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 用于集成电路图案化的方法
US20170194195A1 (en) * 2015-12-31 2017-07-06 International Business Machines Corporation Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch

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