CN110796961A - 发光显示设备 - Google Patents

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Abstract

公开了一种发光显示设备。该发光显示设备包括：基板；多个像素，所述多个像素设置在基板上的像素区域上。所述多个像素中的每一个包括：第一电路层，该第一电路层包括含有驱动晶体管的第一像素电路；第二电路层，该第二电路层与第一电路层交叠，其中，第二电路层包括第二像素电路，第二像素电路包括被配置为向第一像素电路提供数据的数据提供晶体管；电路绝缘层，该电路绝缘层位于第一电路层与第二电路层之间；以及发光二极管层，该发光二极管层包括与第一像素电路电连接的发光二极管。

Description

发光显示设备
技术领域
本发明涉及一种发光显示设备。
背景技术
发光显示设备通过使用自发光二极管显示图像。这样，发光显示设备具有高响应速度、低功耗，并且几乎没有视角问题。发光显示设备已经成为下一代显示设备的焦点。一般的发光显示设备包括针对每一个像素形成的像素电路。通过使用根据数据电压的驱动薄膜晶体管的切换来控制从驱动电源流到发光二极管的电流的大小，像素电路从发光二极管发光。由此像素电路显示预定图像。
在发光显示设备中，流过每一个像素的发光二极管的电流可能由于诸如工艺偏差的原因导致驱动晶体管的阈值电压偏差而改变。因此，一般发光显示设备的像素电路可能由于从驱动晶体管输出的数据电流而无法实现均匀图像质量。数据电流可以针对每像素变化，包括数据电压相同时的情况。
最近的趋势是在移动电子设备、虚拟图像显示设备或头戴式显示设备中实现发光显示设备。这些显示设备的分辨率逐渐增加。随着发光显示设备的分辨率逐渐增加，像素尺寸逐渐减小，并且可能变得难以在像素中形成或布置包括内部补偿电路的像素电路。因此，可能难以实现具有高分辨率的发光显示设备。
发明内容
因此，本公开涉及一种发光显示设备，其基本上消除了由于现有技术的限制和缺点导致的一个或多个问题。
本公开的附加特征和优点将在下面的描述中阐述，并且部分将从描述中显而易见，或者可以通过本公开的实践而习得。通过说明书及其权利要求以及附图中特别指出的结构，将实现和获得本公开的目的和其他优点。
为了实现本发明构思的这些和其他方面，如具体实施和广泛描述的，提供了一种发光显示设备。在一些示例性实施方式中，发光显示设备包括：基板；多个像素，所述多个像素设置在基板上的像素区域上，其中，所述多个像素中的每一个包括：第一电路层，该第一电路层包括含有驱动晶体管的第一像素电路；第二电路层，该第二电路层与第一电路层交叠，其中，第二电路层包括第二像素电路，第二像素电路包括被配置为向第一像素电路提供数据的数据提供晶体管；电路绝缘层，该电路绝缘层位于第一电路层和第二电路层之间；以及发光二极管层，该发光二极管层包括与第一像素电路电连接的发光二极管。
在一些示例性实施方式中，所述第一电路层位于基板与电路绝缘层之间。在一些示例性实施方式中，第二电路层还包括多个电路连接器，所述多个电路连接器被配置为穿过电路绝缘层将第二像素电路与第一像素电路电连接。在一些示例性实施方式中，第一像素电路被配置为基于从第二像素电路提供的数据信号将与驱动晶体管的栅-源电压相对应的数据电流提供给发光二极管。在一些示例性实施方式中，所述驱动晶体管包括连接到第一节点的第一源-漏极、连接到第二节点的第二源-漏极以及连接到第三节点的栅极。
在一些示例性实施方式中，第一像素电路包括：第一发光控制晶体管，该第一发光控制晶体管被配置为基于发光控制信号导通，其中，发光控制信号被配置为向第一节点提供像素驱动电压；第二发光控制晶体管，该第二发光控制晶体管被配置为基于发光控制信号导通，从而在第二节点和第四节点之间形成电流路径；以及存储电容器，该存储电容器包括与驱动晶体管的栅极相对应的第一电容器电极以及与第一电容器电极交叠的第二电容器电极，其中，所述第二电容器电极被配置为被提供像素驱动电压，其中发光二极管与第四节点电连接。
在一些示例性实施方式中，所述第一电路层包括：发光控制线，该发光控制线被配置为向第一像素电路提供发光控制信号；像素驱动电源线，该像素驱动电源线被配置为向第一像素电路提供像素驱动电压；第一线接触孔，该第一线接触孔将像素驱动电源线与第一发光控制晶体管的第一源-漏极电连接；以及第二线接触孔，该第二线接触孔将像素驱动电源线与第二电容器电极电连接。
在一些示例性实施方式中，所述第二像素电路还包括：数据提供晶体管，该数据提供晶体管被配置为基于扫描控制信号导通，从而向第一节点提供数据信号；采样晶体管，该采样晶体管被配置为基于扫描控制信号导通，从而将第二节点与第三节点电连接；第一初始化晶体管，该第一初始化晶体管被配置为基于初始化控制信号导通，从而向第三节点提供初始化电压；以及第二初始化晶体管，该第二初始化晶体管被配置为基于初始化控制信号导通，从而向第四节点提供初始化电压。
在一些示例性实施方式中，所述采样晶体管包括在第二节点与第三节点之间串联连接的第一采样晶体管和第二采样晶体管。在一些示例性实施方式中，所述第二电路层还包括：数据线，该数据线被配置为将数据信号提供给第二像素电路；扫描控制线，该扫描控制线被配置为将扫描控制信号提供给第二像素电路；初始化控制线，该初始化控制线被配置为将初始化控制信号提供给第二像素电路；初始化电压线，该初始化电压线被配置为初始化电压提供给第二像素电路；第三线接触孔，该第三线接触孔将数据线与数据提供晶体管的第一源-漏极电连接；以及第四线接触孔，该第四线接触孔将初始化电压线与第一初始化晶体管和第二初始化晶体管中的每一个的第一源-漏极电连接。
在一些示例性实施方式中，所述第一电路层还包括：第一节点连接图案，该第一节点连接图案与第一节点电连接；第二节点连接图案，该第二节点连接图案与第二节点电连接；第三节点连接图案，该第三节点连接图案与驱动晶体管的栅极电连接；以及第四节点连接图案，该第四节点连接图案与第四节点电连接，其中，所述第一节点连接图案、所述第二节点连接图案、所述第三节点连接图案和所述第四节点连接图案中的每一个与第二像素电路电连接。
在一些示例性实施方式中，所述第二电路层还包括：第一电路连接器、第二电路连接器、第三电路连接器和第四电路连接器，所述第一电路连接器、第二电路连接器、第三电路连接器和第四电路连接器分别与所述第一节点连接图案、所述第二节点连接图案、所述第三节点连接图案和所述第四节点连接图案中的每一个电连接；数据提供晶体管，该数据提供晶体管被配置为基于提供给扫描控制线的扫描控制信号导通，从而将从数据线提供的数据信号提供给第一电路连接器；采样晶体管，该采样晶体管被配置为基于扫描控制信号导通，从而将第二电路连接器与第三电路连接器电连接；第一初始化晶体管，该第一初始化晶体管被配置为基于提供给初始化控制线的初始化控制信号导通，从而将从初始化电压线提供的初始化电压提供给第三电路连接器；以及第二初始化晶体管，该第二初始化晶体管被配置为基于初始化控制信号导通，从而将初始化电压提供给第四电路连接器。
在一些示例性实施方式中，所述初始化控制线和所述扫描控制线彼此平行，并且所述第一电路连接器、所述第二电路连接器、所述第三电路连接器和所述第四电路连接器位于初始化控制线与扫描控制线之间。在一些示例性实施方式中，所述发光显示设备还包括：平坦化层，该平坦化层覆盖第二电路层；封装层，该封装层覆盖发光二极管层，其中发光二极管包括：像素驱动电极，该像素驱动电极与第一像素电路电连接；发光层，该发光层在像素驱动电极上；阴极电极，该阴极电极与发光层电连接。
在根据本公开的显示装置中，由于像素的像素电路可以以双层结构沉积，即使由于高分辨率而减小了像素的尺寸，像素电路也可以充分地布置在像素中，从而可以实现高分辨率。
应当理解，前面的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在提供对要求保护的本公开的进一步说明。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入并构成本申请的一部分，附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本公开的原理。在附图中：
图1示出了根据一个示例性实施方式的发光显示设备。
图2示出了根据一个示例性实施方式的像素。
图3是示出图2中所示的像素的层结构的截面图。
图4示出了图3中所示的每层的电路配置。
图5示出了图4中所示的第一电路层的布局。
图6是沿图5中所示的I-I'线的截面图。
图7是沿图5中所示的II-II'线的截面图。
图8示出了图4中所示的第二电路层的布局。
图9是沿图8中所示的III-III'线的截面图。
图10是沿图8中所示的IV-IV'线的截面图。
图11是沿图8中所示的V-V'线的截面图。
图12是沿图8中所示的VI-VI'线的截面图。
图13是沿图8中所示的VII-VII'线的截面图。
图14是沿图8中所示的VIII-VIII'线的截面图。
图15是沿图8中所示的VX-VX'线的截面图。
具体实施方式
通过以下参照附图描述的示例性实施方式，将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同的形式实施，并且不应该被解释为限于这里阐述的示例性实施方式。相反，提供这些示例性实施方式是为了使本公开彻底和完整，并且将本公开的范围完全传达给本领域技术人员。此外，本公开由权利要求的范围限定。
现在将详细参照本公开的实施方式，其示例可以在附图中示出。在以下描述中，可以省略对本领域技术人员已知的与本文相关的功能或配置的详细描述。所描述的处理步骤和/或操作的过程是示例。除了必须以特定顺序发生的步骤和/或操作之外，步骤和/或操作的顺序不限于本文所述的步骤和/或操作的顺序，并且可以如本领域中已知的那样或者对于本领域技术人员显而易见地进行改变。选择在以下说明中使用的各个元件的名称仅仅是为了便于撰写说明书，因此可以与实际产品中使用的不同。
通过参照附图描述的示例性实施方式，将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同的形式实施，并且不应该被解释为限于这里阐述的示例性实施方式。相反，提供这些示例性实施方式，使得本公开可以足够彻底和完整，以帮助本领域技术人员充分理解本公开的范围。此外，本公开仅由权利要求的范围限定。
用于描述本公开的实施方式的附图中公开的形状、尺寸、比率、角度和数量仅仅是示例。因此，本公开不限于所示出的细节。除非另外描述，否则相同的附图标记始终指代相同的元件。在以下描述中，当确定相关已知功能或配置的详细描述不必要地模糊本公开的重点时，可以省略对这种已知功能或配置的详细描述。在使用本说明书中描述的术语“包括(comprise)”、“具有”和“包含(include)”的情况下，除非使用了诸如“仅”的更具限制性术语，否则可以添加另一部件。除非另有相反的说明，否则单数形式的术语可包括复数形式。
在解释元件时，即使没有对这种误差或公差范围的明确描述，也将元件解释为包括误差或公差范围。在描述位置关系时，除非使用诸如“仅”或“直接”的更具限制性术语，否则当两个部件之间的位置关系被描述为例如“上”、“上方”、“下”或“下一个”时，一个或多个其他部分可以被设置在这两个部件之间。在描述时间关系时，除非使用诸如“正好”、“立即”或“直接”的更具限制性的术语，当时间顺序被描述为例如“之后”、“接下来”、“下一个”或“之前”时，可以包括不连续的情况。应当理解，尽管这里可以使用诸如“第一”、“第二”等术语来描述各种元件，但是这些元件不应受这些术语的限制，因为它们不用于限定特定顺序。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本公开的范围。
在描述本公开的元件时，可以使用诸如“第一”、“第二”、“A”、“B”、“(a)”和“(b)”的术语。这些术语仅用于区分一个元件与另一个元件，并且相应元件的本质、次序、顺序或数量不应受该术语的限制。此外，当元件或层被描述为“连接”、“联接”或“粘附”到另一个元件或层时，除非另有规定，否则元件或层不仅可以直接连接或粘附到其他元件或层上，而且可以间接连接或粘附到另一个元件或层上，其中一个或多个中间元件或层“设置”在上述元件或层之间。术语“至少一个”应该被理解为包括一个或多个相关所列项的任何和所有组合。例如，“第一项、第二项和第三项中的至少一个”的含义包括第一项、第二项或第三项以及从第一项、第二项和第三项中的两个或更多个提出的所有项的组合。
在实施方式的描述中，当结构被描述为位于另一结构“上或上方”或“下或下方”时，该描述应被解释为包括该结构彼此接触的情况以及其间设置有第三结构的情况。给出附图中所示的每一个元件的尺寸和厚度仅是为了便于描述，并且除非另有说明，否则本公开的实施方式不限于此。如本领域技术人员可以充分理解的，本公开的各种实施方式的特征可以部分地或整体地彼此联接或组合，并且可以彼此不同地相互操作并且在技术上被驱动。本公开的实施方式可以彼此独立地进行，或者可以以相互依赖的关系一起进行。现在将详细参照在附图中示出的本公开的示例性实施方式。只要有可能，在整个附图中将使用相同的附图标记来指代相同或相似的部分。
图1示出了根据一个示例性实施方式的发光显示设备。如图1所示，发光显示设备包括发光显示面板100、定时控制器300、数据驱动电路500和选通驱动电路700。发光显示面板100包括基板，限定在基板上的显示区域AA，以及围绕显示区域AA的非显示区域IA。基板可以是基础基板(或基础层)，并且可以包括塑料材料或玻璃材料。根据一个示例性实施方式的基板可以具有二维矩形形状、角部是具有一定的曲率半径的圆角的矩形形状、或者具有至少六个边的非矩形形状。具有非矩形形状的基板可包括至少一个突出和/或至少一个凹口部分。
根据一个示例性实施方式的基板可包括不透明或有色聚酰亚胺材料。例如，聚酰亚胺材料的基板可以是通过将涂覆在设置在相对厚的载体基板中的释放层的前表面上的聚酰亚胺树脂以一定厚度硬化而获得的基板。通过使用激光释放工艺释放释放层，可以将载体玻璃基板与基板分离。根据一个示例性实施方式的基板还可包括背板，该背板基于厚度方向Z联接到基板的后表面。背板可以将基板保持在平面状态。根据一个示例性实施方式的背板可包括塑料材料，例如，聚对苯二甲酸乙二醇酯材料。背板可以被层压在与载体玻璃基板分离的基板的后表面上。
根据另一示例性实施方式的基板可以是柔性玻璃基板。例如，玻璃材料的基板可以是厚度为100微米或更小的薄玻璃基板。另选地，玻璃的基板可以是通过在完成发光显示面板100的制造工艺之后执行的基板蚀刻工艺蚀刻以具有100微米或更小的厚度的载体玻璃基板。显示区域AA可以包括多条初始化控制线ICL、多条扫描控制线SCL、多条发光控制线ECL、多条数据线DL、多条像素驱动电源线PL、多条初始化电压线IVL、公共电极层和多个像素P。
多条初始化控制线ICL中的每一条可以沿第一方向X纵向延伸，并且各条初始化控制线ICL可以沿与第一方向X交叉的第二方向Y彼此间隔开。第一方向X可以与基板的水平方向平行，并且第二方向Y可以与基板的垂直方向平行。多条初始化控制线ICL中的每一条可以将从选通驱动电路700提供的初始化控制信号提供给像素P。
多条扫描控制线SCL中的每一条沿第一方向X纵向延伸，并且与初始化控制线ICL中的每一条邻接。多条扫描控制线SCL中的每一条的一端可以与其相邻的初始化控制线ICL的一侧电连接。例如，显示区域AA可以包括第一至第m+1条初始化控制线ICL和第一至第m条扫描控制线SCL。第i条(i是自然数)扫描控制线SCL的一端可以与第i+1条初始化控制线ICL的一侧电连接。多条扫描控制线SCL中的每一条将从选通驱动电路700提供的扫描控制信号提供给像素P。
多条发光控制线ECL中的每一条沿第一方向X纵向延伸，并且与初始化控制线ICL中的每一条平行。多条发光控制线ECL中的每一条可以将从选通驱动电路700提供的发光控制信号提供给像素P。多条数据线DL中的每一条可以沿第二方向Y纵向延伸，并且各条数据线DL可以沿第一方向X彼此间隔开。多条数据线DL中的每一条可以将从数据驱动电路500提供的数据信号(或像素数据电压)提供给像素P。
多条像素驱动电源线PL中的每一条可以与数据线DL中的每一条平行。多条像素驱动电源线PL中的每一条可以将从电源电路提供的像素驱动电压提供给像素P。根据一个示例性实施方式的多条像素驱动电源线PL中的每一条可以沿第一方向X每两个彼此相邻的像素布置。也就是说，一个像素驱动电源线PL可以由沿第一方向X彼此相邻的两个像素共享。多条初始化电压线IVL中的每一条可以与数据线DL中的每一条平行。多条初始化电压线IVL中的每一条可以将从数据驱动电路500或电源电路提供的初始化电压提供给像素P。
公共电极层可以位于整个显示区域AA上。公共电极层可以将从数据驱动电路500或电源电路提供的公共电源Vss提供给像素。显示区域AA可以包括与公共电极层电连接的至少一条公共电源线。多个像素P中的每一个位于在基板的显示区域AA上限定的像素区域中。多个像素P中的每一个可以与初始化控制线ICL、扫描控制线SCL、发光控制线ECL、数据线DL、像素驱动电源线PL、初始化电压线IVL和公共电极层电连接，其中任何一个都可以穿过像素区域或者可以在像素区域附近。为了实现根据本公开的发光显示面板100的高分辨率，初始化控制线ICL、扫描控制线SCL和发光控制线ECL中的每一个可以穿过像素区域。而且，数据线DL、像素驱动电源线PL和初始化电压线IVL中的每一个可以在像素区域之外。沿第一方向X彼此相邻的两个像素可以具有基于像素驱动电源线PL的对称结构。
根据一个示例性实施方式的像素P可以在显示区域AA上具有条纹结构。一个单位像素可以包括红色像素、绿色像素和蓝色像素。此外，一个单位像素还可以包括白色像素。根据另一示例性实施方式的像素P可以位于显示区域AA上以具有pentile结构。一个单位像素可以包括至少一个红色像素、至少两个绿色像素和至少一个蓝色像素，上述像素中的任何一个可以是二维多边形形状。例如，具有pentile结构的一个单位像素可以被布置为使得一个红色像素、两个绿色像素和一个蓝色像素具有二维八边形形状。蓝色像素可以具有相对最大的开口区域(或发光区域)，并且绿色像素可以具有相对最小的开口区域。
可以按照初始化时段、采样时段和发光时段的顺序操作多个像素P中的每一个，以发出与提供给数据线DL的数据信号相对应的亮度的光。可以沿着基板的边缘设置非显示区域IA以围绕显示区域AA。非显示区域IA的一侧可包括焊盘部分。焊盘部分可以位于非显示区域的一侧，并且可以沿第二方向Y与显示区域AA上的线电连接。焊盘部分可以与数据驱动电路500电连接。
定时控制器300通过将输入图像数据Idata对准来生成像素数据Pdata以适合于驱动发光显示面板100并且基于定时同步信号TSS生成数据控制信号DCS以将生成的数据和信号提供给数据驱动电路500。定时控制器300基于定时同步信号TSS生成包括多个选通移位时钟和选通起始信号的选通控制信号GCS，并将生成的信号提供给选通驱动电路700。可以通过穿过焊盘部分将选通控制信号GCS提供给选通驱动电路700。数据驱动电路500通过穿过焊盘部分与设置在发光显示面板100上的多条数据线DL连接。数据驱动电路500通过使用数据控制信号DCS和多个参考伽马电压将从定时控制器300提供的像素数据Pdata转换为模拟型数据信号，并将所转换的数据信号提供给相应的数据线DL。
选通驱动电路700可以生成初始化控制信号、扫描控制信号和发光控制信号。这些信号可以基于从定时控制器300提供的选通控制信号DCS分别对应于多个像素P中的每个像素的初始化时段、采样时段和发光时段，并且可以将所生成的信号提供给多个像素P。根据一个示例性实施方式的选通驱动电路700生成初始化控制信号，其相位以相同的时段顺序地移位，并且顺序地将所生成的信号提供给多条初始化控制线ICL。选通驱动电路700还生成发光控制信号，其相位以相同的时段顺序地移位，并将生成的信号提供给多个发光控制线ECL。
初始化控制信号被提供给除了被用作提供给多条扫描控制线SCL中的每一条的扫描控制信号的多条初始化控制线ICL中的第一条之外的其他初始化控制线中的每一条。例如，提供给第一扫描控制线的扫描控制信号可以被用作提供给第二初始化控制线的初始化控制信号。初始化控制信号可以表示为先前(或第i-1个)扫描控制信号，并且扫描控制信号可以表示为当前(或第i个)扫描控制信号。因此，因为选通驱动电路700不需要用于将扫描控制信号提供给多条扫描控制线SCL中的每一条的单独电路，所以可以简化电路配置。
根据一个示例性实施方式的选通驱动电路700可以与像素P的薄膜晶体管的制造工艺一起形成在基板的左侧和/或右侧的非显示区域上。作为示例，选通驱动电路700可以形成在基板左侧的非显示区域上，并且可以根据单馈送方法将初始化控制信号和发光控制信号提供给初始化控制线ICL和发光控制线ECL中的每一个的一端。作为另一示例，选通驱动电路700可以形成在基板的左侧和右侧中的每一个处的非显示区域上。在该示例中，选通驱动电路700可以根据双馈送方法将初始化控制信号和发光控制信号提供给初始化控制线ICL和发光控制线ECL中的每一个的两端。
图2示出了根据一个示例性实施方式的像素。图3是示出图2中所示的像素的层结构的截面图。图4示出了图3中所示的每层的电路配置。如图2至图4所示，根据一个示例性实施方式的像素P可以包括：第一电路层110，该第一电路层110具有包括驱动晶体管Tdr的第一像素电路PC1；以及第二电路层150，该第二电路层150与第一电路层110交叠，具有第二像素电路PC2，该第二像素电路PC2包括用于向第一像素电路PC1提供数据信号的数据提供晶体管Tds。像素P还可以包括在第一电路层110和第二电路层150之间的电路绝缘层130，以及具有与第一像素电路PC1电连接的发光二极管ED的发光二极管层170。第一电路层110可以在基板10的上表面(或表面)上。也就是说，第一电路层110可以在基板10和电路绝缘层130之间。
根据一个示例性实施方式的第一电路层110可以包括：第一像素电路PC1，用于向第一像素电路PC1提供发光控制信号的发光控制线ECL，以及用于向第一像素电路PC1提供像素驱动电压的像素驱动电源线PL。发光控制线ECL以与第一方向X平行的方式位于像素P的第一区域上。像素P的第一区域可以基于第二方向Y被限定为像素的上部区域。像素驱动电源线PL以与第二方向Y平行的方式位于像素P的一个侧角。像素P的一个侧角可以基于第一方向X被限定为像素的左角区域。
第一像素电路PC1基于从第二像素电路PC2提供的数据信号将与驱动晶体管Tdr的栅-源极电压相对应的数据电流提供给发光二极管ED。根据一个示例性实施方式的第一像素电路PC1(或第一电路层110)可以包括驱动晶体管Tdr、第一发光控制晶体管Tec1、第二发光控制晶体管Tec2和存储电容器Cst。
驱动晶体管Tdr基于从第二像素电路PC2提供的数据信号输出与栅-源极电压相对应的数据电流。根据一个示例性实施方式的驱动晶体管Tdr可以包括连接到第三节点N3的栅极、连接到第一节点N1的第一源-漏极、以及连接到第二节点N2的第二源-漏极。例如，在驱动晶体管Tdr中，第一源-漏极可以是源极，第二源-漏极可以是漏极。驱动晶体管Tdr可以基于栅-源极电压导通，以在第一节点N1和第二节点N2之间形成电流路径，并且将与栅-源极电压相对应的数据电流输出到第二节点N2。
第一发光控制晶体管Tec1可以基于发光控制信号导通，以将像素驱动电压提供给第一节点N1。根据一个示例性实施方式的第一发光控制晶体管Tec1可以包括连接到发光控制线ECL的栅极，连接到像素驱动电源线PL的第一源-漏极，以及连接到第一节点N1的第二源-漏极。第一发光控制晶体管Tec1的栅极可以是发光控制线ECL的第一区域或者从发光控制线ECL的第一区域突出的第一突出区域。在第一发光控制晶体管Tec1中，第一源-漏极可以是源极，并且第二源-漏极可以是漏极。第一发光控制晶体管Tec1可以基于从发光控制线ECL提供的发光控制信号导通，以在像素驱动电源线PL和第一节点N1之间形成电流路径。第一发光控制晶体管Tec1还可以通过第一节点N1将从像素驱动电源线PL提供的像素驱动电源提供给驱动晶体管Tdr的第一源-漏极。
第二发光控制晶体管Tec2可以基于发光控制信号导通，以在第二节点N2和第四节点N4之间形成电流路径。根据一个示例性实施方式的第二发光控制晶体管Tec2可以包括连接到发光控制线ECL的栅极、连接到第二节点N2的第一源-漏极、以及连接到第四节点N4的第二源-漏极。第二发光控制晶体管Tec2的栅极可以是与发光控制线ECL的第一区域间隔开的发光控制线ECL的第二区域或者从发光控制线ECL的第二区域突出的第二突出区域。在第二发光控制晶体管Tec2中，第一源-漏极可以是源极，并且第二源-漏极可以是漏极。第二发光控制晶体管Tec2可以基于从发光控制线ECL提供的发光控制信号导通，以在第二节点N2和第四节点N4之间形成电流路径。第二发光控制晶体管Tec2还可以通过第四节点N4将从驱动晶体管Tdr提供的数据电流提供给发光二极管ED。
驱动晶体管Tdr、第一发光控制晶体管Tec1和第二发光控制晶体管Tec2中的每一个可以包括含有非晶硅材料、多晶硅材料或氧化物半导体材料的半导体层。驱动晶体管Tdr、第一发光控制晶体管Tec1和第二发光控制晶体管Tec2中的每一个可以是包括掺杂有P型杂质的半导体层的P型薄膜晶体管。也就是说，晶体管中的每一个可以被修改为包括掺杂有N型杂质的半导体层的N型薄膜晶体管。多晶硅材料在强偏压应力方面具有优异的可靠性，并且具有高电子迁移率。因此，驱动晶体管Tdr、第一发光控制晶体管Tec1和第二发光控制晶体管Tec2中的每一个可以是包括掺杂有P型杂质的多晶硅材料的半导体层的P型薄膜晶体管。
存储电容器Cst存储驱动晶体管Tdr的栅极和源极之间的差分电压。例如，存储电容器Cst存储从第二像素电路PC2提供的数据电压和驱动晶体管Tdr的特性补偿电压。根据一个示例性实施方式的存储电容器Cst可以包括与驱动晶体管Tdr的栅极连接的第一电容器电极Ec1和与第一电容器电极Ec1交叠并被提供有像素驱动电压的第二电容器电极Ec2。
第一电容器电极Ec1可以包括在第一电路层110中的电容器区域上限定的驱动晶体管Tdr的栅极。第二电容器电极Ec2可以位于在第一电路层110中限定的电容器区域上以与第一电容器电极Ec1交叠，并且可以与像素驱动电源线PL电连接。第一电容器电极Ec1和第二电容器电极Ec2可以通过在它们之间***栅极绝缘层而彼此交叠。因此，存储电容器Cst可以形成在第一电容器电极Ec1和第二电容器电极Ec2之间的栅极绝缘层上。
根据一个示例性实施方式的第一像素电路PC1(或第一电路层110)还可以包括第一线接触孔H1c1和第二线接触孔H1c2。第一线接触孔H1c1将像素驱动电源线PL与第一发光控制晶体管Tec1的第一源-漏极电连接。也就是说，像素驱动电源线PL可以通过第一线接触孔H1c1与第一发光控制晶体管Tec1的第一源-漏极电连接。第二线接触孔H1c2将像素驱动电源线PL与第二电容器电极Ec2电连接。也就是说，像素驱动电源线PL可以通过第二线接触孔H1c2与第二电容器电极Ec2电连接。
根据一个示例性实施方式的第一像素电路PC1(或第一电路层110)还可包括分别与第一节点N1、第二节点N2、第三节点N3和第四节点N4电连接的第一节点连接图案Pnc1、第二节点连接图案Pnc2、第三节点连接图案Pnc3和第四节点连接图案Pnc4。第一节点连接图案Pnc1、第二节点连接图案Pnc2、第三节点连接图案Pnc3和第四节点连接图案Pnc4中的每一个位于第一电路层110的最上表面上并且被电路绝缘层130覆盖。第一节点连接图案Pnc1、第二节点连接图案Pnc2、第三节点连接图案Pnc3和第四节点连接图案Pnc4分别形成为岛状以彼此电分离，并且由与像素驱动电源线PL的导电材料相同的导电材料形成。
第一节点连接图案Pnc1位于与第一节点N1交叠并与第一节点N1电连接的第一电路层110的最上表面上。第二节点连接图案Pnc2位于与第二节点N2交叠并与第二节点N2电连接的第一电路层110的最上表面上。第三节点连接图案Pnc3位于，与第三节点N3交叠并与第三节点N3电连接的第一电路层110的最上表面上。第四节点连接图案Pnc4位于与第四节点N4交叠并与第四节点N4电连接的第一电路层110的最上表面上。
根据一个示例性实施方式的第一像素电路PC1(或第一电路层110)可以被定义为向发光二极管ED提供数据电流的电流提供电路。在第一像素电路PC1(或第一电路层110)中，存储电容器Cst可以是用于存储与提供给发光二极管ED的数据电流相对应的电压的电压存储电路。驱动晶体管Tdr可以是用于将数据电流提供给发光二极管ED的电流输出电路。第一发光控制晶体管Tec1和第二发光控制晶体管Tec2可以是电流路径形成电路。
电路绝缘层130位于基板10上，覆盖第一电路层110，并使第一电路层110与第二电路层150电绝缘(或分离)。电路绝缘层130可以由有机绝缘材料或无机绝缘材料制成。根据一个示例性实施方式的电路绝缘层130可以以相对厚的厚度形成，以在第一电路层110上提供平坦化表面(或平坦表面)。根据另一示例性实施方式的电路绝缘层130可以以相对薄的厚度形成，以具有遵循第一电路层110的表面形状的形状。
第二电路层150可以与第一电路层110交叠，并且包括用于将数据信号提供给第一电路层110的第一像素电路PC1的数据提供晶体管Tds。第二电路层150可以在电路绝缘层130上以与第一电路层110交叠。第二电路层150可以在基板10和电路绝缘层130之间，即，在第一电路层110下方。然而，驱动晶体管Tdr的半导体层位于第二电路层150上，由此驱动晶体管Tdr的驱动特性可能劣化。因此，包括驱动晶体管Tdr的第一电路层110可以在基板10和电路绝缘层130之间，以在平面结构中形成驱动晶体管Tdr的半导体层。不需要通过电路绝缘层130在第一电路层110上提供平坦化表面。如果第一电路层110位于第二电路层150上，则第一电路层110通过使用电路绝缘层130的厚度在第二电路层150上提供平坦化表面，以在平面结构中形成驱动晶体管Tdr的半导体层。
根据一个示例性实施方式的第二电路层150可以包括第二像素电路PC2，用于向第二像素电路PC2提供数据信号的数据线DL，用于向第二像素电路PC2提供初始化控制信号的初始化控制线ICL，用于向第二像素电路PC2提供扫描控制信号的扫描控制线SCL，以及用于向第二像素电路PC2提供初始化电压的初始化电压线IVL。数据线DL以与第二方向Y平行的方式位于像素P的一个侧角。根据一个示例性实施方式的数据线DL可以位于像素P的一侧角处以与第一电路层110上的像素驱动电源线PL二维交叠或不二维交叠。例如，数据线DL可以按照不与第一电路层110上的像素驱动电源线PL交叠的方式位于像素P的一个侧角处。
初始化控制线ICL位于像素P的第一区域上并且与第一方向X平行。根据一个示例性实施方式的初始化控制线ICL可以在像素P的第一区域上与第一电路层110上的发光控制线ECL二维交叠或不二维交叠。例如，初始化控制线ICL可以按照不与第一电路层110上的发光控制线ECL交叠的方式位于像素P的第一区域上。
扫描控制线SCL位于像素P的第二区域上，以与初始化控制线ICL平行地与初始化控制线ICL隔开。像素P的第二区域可以基于第二方向Y被定义为像素的中间区域。根据一个示例性实施方式的扫描控制线SCL可以在像素P的第二区域上以与第一电路层110上的发光控制线ECL二维交叠或不二维交叠。例如，扫描控制线SCL可以按照不与第一电路层110上的发光控制线ECL交叠的方式位于像素P的第二区域上。初始化电压线IVL以与数据线DL平行的方式位于像素P的另一角。像素P的另一角可以基于第一方向X被定义为像素的右角区域。
第二像素电路PC2对第一像素电路PC1的第三节点N3和第四节点N4中的每一个的电压进行初始化，并将从数据线DL提供的数据信号提供给第一电路层110的第一像素电路PC1。根据一个示例性实施方式的第二像素电路PC2(或第二电路层150)可以包括数据提供晶体管Tds、第一初始化晶体管Ti1、第二初始化晶体管Ti2和采样晶体管Ts。根据一个示例性实施方式的第二像素电路PC2(或第二电路层150)还可以包括第一'节点N1'、第二'节点N2'、第三'节点N3'和第四'节点N4'。第一'节点N1'、第二'节点N2'、第三'节点N3'和第四'节点N4'中的每一个可以与第一电路层110的第一节点N1、第二节点N2、第三节点N3和第四节点N4中的每一个交叠，或者可以与第一电路层110的第一节点连接图案Pnc1、第二节点连接图案Pnc2、第三节点连接图案Pnc3和第四节点连接图案Pnc4中的每一个交叠。第一电路层110的第一节点N1、第二节点N2、第三节点N3和第四节点N4可以分别被定义为第一至第四下节点，并且第一'节点N1'、第二'节点N2'、第三'节点N3'和第四'节点N4'可以分别被定义为第一到第四上节点。
数据提供晶体管Tds可以基于扫描控制信号导通，以将从数据线DL提供的数据信号提供给第一像素电路PC1的第一节点N1。根据一个示例性实施方式的数据提供晶体管Tds可以包括连接到扫描控制线SCL的栅极，连接到数据线DL的第一源-漏极和连接到第一节点N1'的第二源-漏极。数据提供晶体管Tds的栅极可以是扫描控制线SCL的第一区域或者从扫描控制线SCL的第一区域突出的第一突出区域。在数据提供晶体管Tds中，第一源-漏极可以是源极，并且第二源-漏极可以是漏极。数据提供晶体管Tds可以基于从扫描控制线SCL提供的扫描控制信号导通，以在数据线DL和第一节点N1之间形成电流路径。数据提供晶体管Tds还可以通过第一'节点N1'将从数据线DL提供的数据信号提供给驱动晶体管Tdr的第一源-漏极。
第一初始化晶体管Ti1可以基于初始化控制信号导通，以将从初始化电压线IVL提供的初始化电压提供给第一像素电路PC1的第三节点N3。根据一个示例性实施方式的第一初始化晶体管Ti1可以包括连接到初始化控制线ICL的栅极，连接到初始化电压线IVL的第一源-漏极和连接到第三'节点N3'的第二源-漏极。第一初始化晶体管Ti1的栅极可以是初始化控制线ICL的第一区域或者从初始化控制线ICL的第一区域突出的第一突出区域。在第一初始化晶体管Ti1中，第一源-漏极可以是源极，并且第二源-漏极可以是漏极。第一初始化晶体管Ti1可以基于从初始化控制线ICL提供的初始化控制信号导通，以在初始化电压线IVL和第三'节点N3'之间形成电流路径。第一初始化晶体管Ti1还可以将从初始化控制线ICL提供的初始化控制信号提供给连接到第一像素电路PC1的第三节点N3的驱动晶体管Tdr的栅极。
第二初始化晶体管Ti2可以基于初始化控制信号导通，以将从初始化电压线IVL提供的初始化电压提供给第一像素电路PC1的第四节点N4。根据一个示例性实施方式的第二初始化晶体管Ti2可以包括连接到初始化控制线ICL的栅极，连接到初始化电压线IVL的第一源-漏极和连接到第四'节点N4'的第二源-漏极。第二初始化晶体管Ti2的栅极可以是初始化控制线ICL的第二区域或者从初始化控制线ICL的第二区域突出的第二突出区域。在第二初始化晶体管Ti2中，第一源-漏极可以是漏极，并未第二源-漏极可以是源极。第二初始化晶体管Ti2可以基于从初始化控制线ICL提供的初始化控制信号导通，以在初始化电压线IVL和第四'节点N4'之间形成电流路径。第二初始化晶体管Ti2还可以通过第四'节点N4'将从初始化电压线IVL提供的初始化电压提供给第一像素电路PC1的第四节点N4。
采样晶体管Ts可以基于扫描控制信号导通，以将第二'节点N2'与第三'节点N3'电连接。也就是说，采样晶体管Ts可以基于扫描控制信号导通，以将设置在第一像素电路PC1中的驱动晶体管Tdr的栅极和漏极彼此电连接，从而驱动晶体管Tdr可以以二极管的形式连接。根据一个示例性实施方式的采样晶体管Ts可以包括连接到扫描控制线SCL的栅极，连接到第二'节点N2'的第一源-漏极和连接到第三'节点N3'的第二源-漏极。采样晶体管Ts的栅极可以是扫描控制线SCL的第二区域或者从扫描控制线SCL的第二区域突出的第二突出区域。在采样晶体管Ts中，第一源-漏极可以是源极，并且第二源-漏极可以是漏极。采样晶体管Ts可以基于从扫描控制线SCL提供的扫描控制信号导通，以在第二'节点N2'和第三'节点N3'之间形成电流路径。采样晶体管Ts可以将第二'节点N2'与第三'节点N3'电连接，从而以二极管的形式连接第一电路层110的驱动晶体管Tdr。
根据另一示例性实施方式的采样晶体管Ts(或补偿晶体管)可以包括双沟道结构。也就是说，因为采样晶体管Ts可以与驱动晶体管Tdr的栅极电连接，采样晶体管Ts可以具有可以减小并且可以使漏电流最小化的双沟道结构，以均匀地保持驱动晶体管Tdr的栅极电压。作为示例，采样晶体管Ts可以包括彼此串联连接的第一采样晶体管Ts1和第二采样晶体管Ts2，使得晶体管可以基于扫描控制信号同时导通。
第一采样晶体管Ts1可以包括连接到扫描控制线SCL的栅极，连接到第三'节点N3'的第一源-漏极，以及连接到第二采样晶体管Ts2的第二源-漏极。在第一采样晶体管Ts1中，栅极可以是扫描控制线SCL的第二区域或者从扫描控制线SCL的第二区域突出的第二突出区域。而且，第一源-漏极可以是漏极，并且第二源-漏极可以是源极。
第二采样晶体管Ts2可以包括连接到扫描控制线SCL的栅极，连接到第一采样晶体管Ts1的第二源-漏极的第一源-漏极，以及连接到第二'节点N2'的第二源-漏极。在第二采样晶体管Ts2中，栅极可以是扫描控制线SCL的第三区域或者从扫描控制线SCL的第三区域突出的第三突出区域。而且，第一源-漏极可以是漏极，并且第二源-漏极可以是源极。
数据提供晶体管Tds、第一初始化晶体管Ti1、第二初始化晶体管Ti2和采样晶体管Ts中的每一个可以包括含有非晶硅材料、多晶硅材料或氧化物半导体材料的半导体层，并且可以是包括掺杂有P型杂质的半导体层的P型薄膜晶体管。也就是说，晶体管中的每一个可以被修改为包括掺杂有N型杂质的半导体层的N型薄膜晶体管。根据一个示例性实施方式的构成第二像素电路PC2的晶体管Tds、Ti1、Ti2和Ts中的每一个可以是包括掺杂有P型杂质的多晶硅材料的半导体层的P型薄膜晶体管。
根据一个示例性实施方式的第二像素电路PC2(或第二电路层150)还可包括第三线接触孔Hlc3和第四线接触孔H1c4。第三线接触孔H1c3将数据线DL与数据提供晶体管Tds的第一源-漏极电连接。也就是说，数据线DL可以通过第三线接触孔Hlc3与数据提供晶体管Tds的第一源-漏极电连接。第四线接触孔H1c4将第一初始化晶体管Ti1的第一源-漏极和第二初始化晶体管Ti2的第一源-漏极中的每一个与初始化电压线IVL电连接。也就是说，初始化电压线IVL可以通过第四线接触孔Hlc4与第一初始化晶体管Ti1的第一源-漏极和第二初始化晶体管Ti2的第一源-漏极中的每一个电连接。
根据一个示例性实施方式的第二电路层150还可以包括将第一像素电路PC1与第二像素电路PC电连接的第一至第四电路连接器Cc1至Cc4。第一至第四电路连接器Cc1至Cc4分别以岛状形成在第二电路层150中以彼此电分离，并且同时由彼此相同的导电材料形成。电路连接器的数量不限于此，并且可以是多个。
第一电路连接器Cc1将第一像素电路PC1的第一节点N1与第二像素电路PC2的第一'节点N1'电连接。也就是说，第一电路连接器Cc1的一侧可以与第二像素电路PC2的第一'节点N1'电连接，并且第一电路连接器Cc1的另一侧可以穿过电路绝缘层130与第一电路层110的第一节点连接图案Pnc1电连接。因此，第一电路层110上的第一像素电路PC1的第一节点N1可以通过第一节点连接图案Pnc1和第一电路连接器Cc1与第二电路层150上的第二像素电路PC2的第一'节点N1'电连接。
第二电路连接器Cc2将第一像素电路PC1的第二节点N2与第二像素电路PC2的第二'节点N2'电连接。也就是说，第二电路连接器Cc2的一侧可以与第二像素电路PC2的第二'节点N2'电连接，并且第二电路连接器Cc2的另一侧可以穿过电路绝缘层130与第一电路层110的第二节点连接图案Pnc2电连接。因此，第一电路层110上的第一像素电路PC1的第二节点N2可以通过第二节点连接图案Pnc2和第二电路连接器Cc2与第二电路层150上的第二像素电路PC2的第二'节点N2'电连接。
第三电路连接器Cc3将第一像素电路PC1的第三节点N3与第二像素电路PC2的第三'节点N3'电连接。根据一个示例性实施方式的第三电路连接器Cc3的一侧可以与第二像素电路PC2的第三'节点N3'电连接。第三电路连接器Cc3的另一侧可以穿过电路绝缘层130与第一电路层110的第三节点连接图案Pnc3电连接。因此，第一电路层110上的第一像素电路PC1的第三节点N3可以通过第三节点连接图案Pnc3和第三电路连接器Cc3与第二电路层150上的第二像素电路PC2的第二'节点N2'电连接。根据另一示例性实施方式的第三电路连接器Cc3的另一侧可以通过穿过电路绝缘层130与第一电路层110上的第一电容器电极Ec1电连接。可以省略第一电路层110的第三节点连接图案Pnc3。
第四电路连接器Cc4将第一像素电路PC1的第四节点N4与第二像素电路PC2的第四'节点N4'电连接。也就是说，第四电路连接器Cc4的一侧可以与第二像素电路PC2的第四'节点N4'电连接，并且第四电路连接器Cc4的另一侧可以通过穿过电路绝缘层130与第一电路层110的第四节点连接图案Pnc4电连接。因此，第一电路层110上的第一像素电路PC1的第四节点N4可以通过第四节点连接图案Pnc4和第四电路连接器Cc4与第二电路层150上的第二像素电路PC2的第四'节点N4'电连接。
根据一个示例性实施方式的第二像素电路PC2(或第二电路层150)可以将第一像素电路PC1的第二节点N2和第三节点N3彼此电连接。第二像素电路PC2(或第二电路层150)还可以响应于扫描控制信号将数据信号提供给第一像素电路PC1，并且可以响应于初始化控制信号将第一像素电路PC1的第三节点N和第四节点N4中的每一个的电压初始化。因此，在第二像素电路PC2(或第二电路层150)中，数据提供晶体管Tds可以被定义为数据提供电路，第一初始化晶体管Ti1和第二初始化晶体管Ti2可以被定义为像素初始化电路，并且采样晶体管Ts可以被定义为内部补偿电路。
发光层170可以包括发光二极管ED，该发光二极管ED与第一像素电路PC1电连接以基于从第一像素电路PC1提供的数据电流发光。根据一个示例性实施方式的发光二极管ED可以包括连接到像素电路PC的像素驱动电极AE(或阳极电极)，形成在像素驱动电极AE上的发光层EL，以及电连接到发光层EL的公共电极层CE(或阴极电极)。
像素驱动电极AE位于像素P的开口区域上，并且可以与第一像素电路PC1的第四节点N4电连接，更具体地说，与第二像素电路PC2的第四节点N4'电连接。根据一个示例性实施方式的像素驱动电极AE可以包括具有高反射率的金属材料。例如，像素驱动电极AE可以包括多个层叠结构。多个层叠结构可以是Al和Ti的沉积结构(Ti/Al/Ti)、Al和ITO的沉积结构(ITO/Al/ITO)、APC(Ag/Pd/Cu)合金、APC合金和ITO的沉积结构(ITO/APC/ITO)。另选地，像素驱动电极AE可以包括由选自Ag、Al、Mo、Au、Mg、Ca和Ba中的任何一种材料或两种或更多种合金材料制成的单层结构。像素驱动电极AE的角部可以被堤图案BNK覆盖。堤图案BNK位于除了像素P的开口区域之外的其他像素区域上，以覆盖像素驱动电极AE的角部，从而限定像素P的开口面积。根据一个示例性实施方式的堤图案BNK可以以pentile结构或条纹结构来限定。
根据一个示例性实施方式的发光层EL可以形成在基板10的整个显示区域上，以覆盖像素驱动电极AE和堤图案BNK 127。根据一个示例性实施方式的发光层EL包括用于发出白光的两个或更多个发光部分。例如，根据一个示例性实施方式的发光层EL可以包括用于通过第一光和第二光的混合发出白光的第一发光部分和第二发光部分。第一发光部分发出第一光，并且可以包括蓝色发光部分、绿色发光部分、红色发光部分、黄色发光部分和青色发光部分中的任何一个。第二发光部分可以包括用于发出具有蓝色发光部分、绿色发光部分、红色发光部分、黄色发光部分和青色发光部分中的第一光的互补色的第二光的发光部分。
根据另一示例性实施方式的发光层EL可以包括蓝色发光部分、绿色发光部分和红色发光部分中的任何一个，以发出对应于像素P中设定的颜色的彩色光。例如，根据另一示例性实施方式的发光层EL可以包括有机发光层、无机发光层和量子点发光层中的任何一种，或者可以包括有机发光层(或无机发光层)和量子点发光层的沉积或混合结构。另外，根据一个示例性实施方式的发光二极管ED还可以包括用于提高发光层EL的发光效率和/或寿命的功能层。公共电极层CE可以与发光层EL电连接。公共电极层CE可以在基板10的整个显示区域上，以与设置有每一个像素区域PA的发光层EL电连接。
根据一个示例性实施方式的公共电极层CE可以包括可以透射光的透明导电材料，或者包括半透射导电材料。如果公共电极层CE由半透明导电材料形成，则可以通过微腔增强从发光二极管ED发出的光的发光效率。根据一个示例性实施方式的半透射导电材料可包括Mg、Ag或Mg和Ag的合金。另外，还可以在公共电极层CE上形成用于通过控制从发光二极管ED发出的光的折射率来提高光的发光效率的覆盖层。
根据另一示例性实施方式的发光层EL可包括以集成电路的形式实现的微发光二极管。微发光二极管可以包括电连接到像素驱动电极AE的第一端子和与公共电极层CE电连接的第二端子。根据一个示例性实施方式的像素P还可以包括覆盖第二电路层150的平坦化层160和覆盖发光二极管层170的封装层190。平坦化层160位于基板10上以覆盖第二电路层150，从而在第二电路层150上提供平坦化表面。发光二极管层170位于平坦化层160上。发光二极管层170的像素驱动电极AE可以通过设置在平坦化层160上的电极接触孔与第一像素电路PC1的第四节点N4，更具体地说，与第二像素电路PC2的第四'节点N4'电连接。
封装层190位于基板10上以围绕发光二极管层170。封装层190用于防止氧气或水分渗透到发光二极管层ED中。根据一个示例性实施方式的封装层190可以包括至少一个用于防止或最小化氧气或水分渗透的无机膜，以及覆盖在制造工艺中可能发生的颗粒的有机膜。例如，包封层190可以包括第一无机膜、第一无机膜上的有机膜和有机膜上的第二无机膜。
另外，根据一个示例性实施方式的像素P可以包括具有与堤图案BNK交叠的黑矩阵和在开口区域上的波长转换层。黑矩阵在封装层190上以与堤图案BNK交叠。根据一个示例性实施方式的波长转换层包括在封装层190上与像素P的开口区域交叠的滤色器，以仅从发光二极管ED的白光透射像素中设定的颜色的波长。例如，波长转换层可以仅透射红色、绿色或蓝色的波长。如果发光二极管ED的发光层EL包括发出红色、绿色和蓝色光的发光层，则可以省略该波长转换层。
根据一个示例性实施方式的像素P还可以包括阻挡膜和光路控制层180。阻挡膜可以通过粘合剂层粘接到封装层190上。阻挡膜防止水分或氧气渗透，并且可以由低透水性的材料制成。光路控制层180控制入射光的路径。根据一个示例性实施方式的光路控制层180可以包括多个折射层。多个折射层可以具有彼此不同的折射率。光路控制层180可以具有交替地沉积高折射层和低折射层的结构。根据一个示例性实施方式的光路控制层180通过改变入射光的路径来根据视角使色移最小化。
根据另一示例性实施方式的光路控制层180可以是偏振层。通过将由像素P中提供的线和/或薄膜晶体管反射的外部光改变为圆偏振光状态，偏振层改善了可视性和对比度。下面将描述根据一个示例性实施方式的像素的操作。
根据一个示例性实施方式的像素P可以操作在初始化时段、采样时段和发光时段内操作。例如，发光显示设备的一帧可以包括用于初始化第二节点N2和第三节点N3的初始化时段。帧还可以包括用于存储与第三节点N3中的驱动晶体管Tdr的特征值(或阈值电压)相对应的采样电压的采样时段。该帧还可以包括用于在存储电容器Cst中存储包括数据信号和采样电压的驱动晶体管Tdr的栅-源极电压的发光时段。发光二极管ED可以基于与存储电容器Cst的电压相对应的数据电流发光。
在初始化时段中，提供给初始化控制线ICL的初始化控制信号具有晶体管导通电压电平，提供给发光控制线ECL的发光控制信号具有晶体管截止电压电平，并且，提供给扫描控制线SCL的扫描控制信号具有晶体管截止电压电平。因此，对于初始化时段，第一初始化晶体管Ti1和第二初始化晶体管Ti2可以基于晶体管导通电压电平的初始化控制信号导通，从而第二节点N2和第三节点N3中的每一个被初始化为初始化电压。
在采样时段中，提供给初始化控制线ICL的初始化控制信号具有晶体管截止电压电平，提供给发光控制线ECL的发光控制信号具有晶体管截止电压电平，并且提供给扫描控制线SCL的扫描控制信号具有晶体管导通电压电平。因此，对于采样时段，采样晶体管Ts可以基于晶体管导通电压电平的扫描控制信号导通，由此，第二节点N2和第三节点N3电连接，因此驱动晶体管Tdr可以以二极管的形式连接。同时，数据提供晶体管Tds可以基于晶体管导通电压电平的扫描控制信号导通，从而可以将提供给数据线DL的数据信号提供给第三节点N3。对于该采样时段，第二节点N2的电位可以通过经由第三节点N3的电压在驱动晶体管Tdr的第一源-漏极和第二源-漏极之间流动的电流变高。这样，第三节点N3的电位可以增加以达到电压。根据存储在存储电容器Cst中的第三节点N3的电位，通过从初始化电压减去根据数据信号和驱动晶体管Tdr的特征电压的电压以及驱动晶体管Tdr的栅极电压和源极电压之间的差分电压来获得该电压。初始化电压具有等于或低于提供给公共电极层CE的公共电源Vss的电压电平。
在发光时段中，提供给初始化控制线ICL的初始化控制信号具有晶体管截止电压电平，提供给发光控制线ECL的发光控制信号具有晶体管导通电压电平，并且提供给扫描控制线SCL的扫描控制信号具有晶体管截止电压电平。因此，对于发光时段，第一发光控制晶体管Tec1和第二发光控制晶体管Tec2可以基于晶体管导通电压电平的发光控制信号导通。从像素驱动电源线提供的像素驱动电源可以通过导通的第一发光控制晶体管Tec1施加到驱动晶体管Tdr的第一源-漏极。因此，根据栅极电压和驱动晶体管Tdr的像素驱动电压之间的电压差的数据电流可以通过导通的第二发光控制晶体管Tec2提供给发光二极管ED。对于发光时段，驱动晶体管Tdr的栅-源极电压Vgs可以通过存储电容器Cst保持在“(Vdata-Vth)-Vdd”。流向驱动晶体管Tdr的电流与通过来自驱动晶体管Tdr的源-栅极电压Vsg的阈值电压获得的值的平方值(Vdata-Vdd)2成比例。流向发光二极管ED的电流可以根据数据信号由数据电压Vdata确定，而与驱动晶体管Tdr的阈值电压Vth无关。
图5示出了图4中所示的第一电路层的布局。图6是沿图5中示出的I-I'线的截面图。图7是沿图5中示出的II-II'线的截面图。如图4至图7所示，像素的第一电路层110可以包括：基板10、第一半导体层11、第一栅极绝缘层13、发光控制线ECL、栅极GE、第一层间电介电层15、第二电容器电极Ec2、第一保护层17、第一线接触孔H1c1、第二线接触孔Hlc2、第一图案接触孔Hpc1、第二图案接触孔Hpc2、第四图案接触孔Hpc4、像素驱动电源线PL、第一节点连接图案Pnc1、第二节点连接图案Pnc2、以及第四节点连接图案Pnc4。
基板10可以包括在像素区域中限定的第一发光控制晶体管区域、第二发光控制晶体管区域、驱动晶体管区域和电容器区域。第一半导体层11可以位于基板10的像素区域上，以穿过第一发光控制晶体管区域、第二发光控制晶体管区域、驱动晶体管区域和电容器区域。第一半导体层11可以包括多晶硅材料。例如，第一半导体层11可以以二维“U”形状位于基板10的像素区域上。
第一半导体层11可以包括第一至第三沟道区CA1、CA2和CA3。第一半导体层11还可以包括通过***第一沟道区CA1而彼此平行地形成的第一轻掺杂区LD1和第二轻掺杂区LD2。第一半导体层11还可以包括第三轻掺杂区域LD3和第四轻掺杂区域LD4，第三轻掺杂区域LD3和第四轻掺杂区域LD4可以通过***第三沟道区CA3而彼此平行地形成。第一半导体层11还可以包括与第一轻掺杂区域LD1相邻的第一重掺杂区域HD1以及在第二沟道区CA2之间形成的第二重掺杂区域HD2。第一半导体层11还可以包括第二轻掺杂区域LD2、形成在第二沟道区CA2和第三轻掺杂区域LD3之间的第三重掺杂区域HD3、以及与第四轻掺杂区域LD4相邻的第四重掺杂区域HD4。第一半导体层11的第一沟道区CA1和第三沟道区CA3可以以二维“│”形状彼此平行地形成，并且第一半导体层11的第二沟道区CA2可以以二维“U”形状形成在第一沟道区CA1和第三沟道区CA3之间。
第一半导体层11的第一至第四重掺杂区域HD1、HD2、HD3和HD4中的每一个可以被限定为杂质掺杂浓度高于第一至第四轻掺杂区域LD1、LD2、LD3和LD4中的每一个的区域。第一半导体层11的第一重掺杂区域HD1可以用作第一发光控制晶体管Tec1的第一源-漏极。第一半导体层11的第二重掺杂区域HD2可以用作第一发光控制晶体管Tec1的第二源-漏极和驱动晶体管Tdr的第一源-漏极，并且可以被定义为第一像素电路PC1的第一节点N1。
第一半导体层11的第三重掺杂区域HD3可以用作驱动晶体管Tdr的第二源-漏极和第二发光控制晶体管Tec2的第一源-漏极，并且可以被定义为第一像素电路PC1的第二节点N2。第一半导体层11的第四重掺杂区域HD4可以用作第二发光控制晶体管Tec2的第二源-漏极，并且可以由第一像素电路PC1的第四节点N4限定。
第一栅极绝缘层13可以形成在整个基板10上以覆盖第一半导体层11。根据一个示例性实施方式的第一栅极绝缘层13可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。发光控制线ECL可以在第一栅极绝缘层13上，以与第一半导体层11的第一沟道区CA1和第三沟道区CA3中的每一个交叠，并沿第一方向X纵向延伸。与第一半导体层11的第一沟道区CA1交叠的发光控制线ECL的第一区域可以用作第一发光控制晶体管Tec1的栅极。与第一半导体层11的第三沟道区CA3交叠的发光控制线ECL的第二区域可以用作第二发光控制晶体管Tec2的栅极。因此，可以不需要形成从发光控制线ECL突出以在像素P中形成发光控制晶体管Tec1和发光控制晶体管Tec2的栅极的单独的栅极。因此，可以节省用于形成发光控制晶体管Tec1和发光控制晶体管Tec2的栅极的像素P中的空间。
发光控制线ECL的第一区域、第一半导体层11的第一沟道区CA1、第一轻掺杂区域LD1、第二轻掺杂区域LD2、第一重掺杂区域HD1和第二重掺杂区域HD2构成第一发光控制晶体管Tec1。发光控制线ECL的第二区域、第一半导体层11的第三沟道区CA3、第三轻掺杂区LD3、第四轻掺杂区LD4、第三重掺杂区HD3和第四重掺杂区HD4构成第二发光控制晶体管Tec2。栅极GE可以在岛状的第一栅极绝缘层13上，以与第一半导体层11的第二沟道区CA2交叠。栅极GE用作驱动晶体管Tdr的栅极和存储电容器Cst的第一电容器电极Ec1，并且可以被定义为第一像素电路PC1的第三节点N3。栅极GE、第一半导体层11的第二沟道区CA2、第二重掺杂区域HD2和第三重掺杂区域HD3构成驱动晶体管Tdr。
栅极GE还包括突出GEa。突出GEa可以从与发光控制线ECL相邻的栅极GE的上侧在第二重掺杂区域HD2和第三重掺杂区域HD3之间突出。突出GEa可以被定义为第二电路层150的第三节点N3和第二像素电路PC2之间的接触区域，并且可以被用作第三节点连接图案Pnc3。发光控制线ECL和栅极GE可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu中的任何一种或它们的合金的单层或多层形成。第一层间介电层15可以形成在整个基板上，以覆盖发光控制线ECL和栅极GE。根据一个示例性实施方式的第一层间电介质层15可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。
第二电容器电极Ec2可以在第一层间介电层15上，以与驱动晶体管Tdr的栅极GE交叠。根据一个示例性实施方式的第二电容器电极Ec2可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu中的任何一种或它们的合金的单层或多层形成，或者可以由与栅极GE相同的材料形成。存储电容器Cst形成在第二电容器电极Ec2和驱动晶体管Tdr的栅极GE之间的交叠区域上。第一保护层17可以形成在整个基板上，以覆盖第二电容器电极Ec2和第一层间介电层15。第一保护层17可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。
第一线接触孔H1c1暴露第一发光控制晶体管Tec1的第一源-漏极，即，第一半导体层11的第一重掺杂区域HD1。第一线接触孔H1c1可以穿过第一栅极绝缘层13、第一层间介电层15和第一保护层17。这些层中的每一个可以在第一半导体层11的第一重掺杂区域HD1上，从而部分地暴露第一半导体层11的第一重掺杂区域HD1。第二线接触孔H1c2可以基于第二方向Y与第一线接触孔H1c1平行，并且可以部分地暴露第二电容器电极Ec2。根据一个示例性实施方式的第二线接触孔H1c2可以形成为穿过第二电容器电极Ec2的一个侧角上的第一保护层17，从而部分地暴露第二电容器电极Ec2的一个侧角。
第一图案接触孔Hpc1暴露第一发光控制晶体管Tec1的第二源-漏极(或驱动晶体管Tdr的第一源-漏极)，即，第一半导体层11的第二重掺杂区域HD2(或第一节点N1)。第一图案接触孔Hpc1可以穿过位于第一半导体层11的第二重掺杂区域HD2上的第一栅极绝缘层13、第一层间介电层15和第一保护层17，从而部分地暴露第一半导体层11的第二重掺杂区域HD2。
第二图案接触孔Hpc2暴露第二发光控制晶体管Tec2的第一源-漏极(或驱动晶体管Tdr的第二源-漏极)，即，第一半导体层11的第三重掺杂区域HD3(或第二节点N2)。第二图案接触孔Hpc2可以穿过第一栅极绝缘层13、第一层间介电层15和第一保护层17。这些层可以位于第一半导体层11的第三重掺杂区域HD3上，从而部分地暴露第一半导体层11的第三重掺杂区域HD3。
第四图案接触孔Hpc4暴露第二发光控制晶体管Tec2的第二源-漏极，即，第一半导体层11的第四重掺杂区域HD4(或第四节点N4)。根据一个示例性实施方式的第四图案接触孔Hpc4可以穿过第一栅极绝缘层13、第一层间介电层15和第一保护层17。这些层可以位于第一半导体层11的第四重掺杂区域HD4上，从而部分地暴露第一半导体层11的第四重掺杂区域HD4。
像素驱动电源线PL可以沿第二方向Y形成在第一保护层17上，以穿过第一线接触孔H1c1和第二线接触孔H1c2。像素驱动电源线PL可以通过第一线接触孔H1c1与第一半导体层11的第一重掺杂区域HD1电连接，从而与第一发光控制晶体管Tec1的第一源-漏极电连接。像素驱动电源线PL可以通过第二线接触孔H1c2与第二电容器Ec2的一个侧角的一部分电连接。像素驱动电源线PL还可以包括在像素P的下部区域沿第一方向X突出的水平突出线PLh。水平突出线PLh可以形成为在第一方向X上由两个相邻像素P共享。
第一节点连接图案Pnc1可以以岛状形成在第一保护层17上，以与第一图案接触孔Hpc1交叠。第一节点连接图案Pnc1可以通过第一图案接触孔Hpc1与第一半导体层11的第二重掺杂区域HD2电连接，从而与第一节点N1电连接。也就是说，第一节点连接图案Pnc1可以与第一发光控制晶体管Tec1的第二源-漏极和驱动晶体管Tdr的第一源-漏极中的每一个电连接。第二节点连接图案Pnc2可以以岛状形成在第一保护层17上，以与第二图案接触孔Hpc2交叠。第二节点连接图案Pnc2可以通过第二图案接触孔Hpc2与第一半导体层11的第三重掺杂区域HD3电连接，从而与第二节点N2电连接。也就是说，第二节点连接图案Pnc2可以与驱动晶体管Tdr的第二源-漏极和第二发光控制晶体管Tec2的第一源-漏极中的每一个电连接。
第四节点连接图案Pnc4可以以岛状形成在第一保护层17上，以与第四图案接触孔Hpc4交叠。第四节点连接图案Pnc4可以通过第四图案接触孔Hpc4与第一半导体层11的第四重掺杂区域HD4电连接，从而与第四节点N4电连接。也就是说，第四节点连接图案Pnc4可以与第二发光控制晶体管Tec2的第二源-漏极中的每一个电连接。像素驱动电源线PL、第一节点连接图案Pnc1、第二节点连接图案Pnc2和第四节点连接图案Pnc4中的每一个可以由单层形成。单层可以由Mo、Al、Cr、Au、Ti、Ni、Nd和CU中的任何一种和/或它们的合金制成。另选地，单层可以由诸如Al和Ti的沉积结构(Ti/Al/Ti)、Al和ITO的沉积结构(ITO/Al/ITO)、APC(Ag/Pd/Cu)合金和APC合金和ITO的沉积结构(ITO/APC/ITO)的多个层叠结构形成。
第一电路层110被电路绝缘层130覆盖。根据一个示例性实施方式的电路绝缘层130可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。根据另一示例性实施方式的电路绝缘层130可以由诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂和聚酰亚胺树脂的有机材料形成。
图8示出了图4中所示的第二电路层的布局。图9是沿图8中示出的III-III'线的截面图。图10是沿图8中示出的IV-IV'线的截面图。图11是沿图8中示出的V-V'线的截面图。像素的第二电路层150可包括第二半导体层31、第三半导体层41，第二栅极绝缘层33、初始化控制线ICL、扫描控制线SCL、第二层间介电层35、第一至第四电极接触孔Hec1、Hec2、Hec3和Hec4、第一至第四节点接触孔Hnc1、Hnc2、Hnc3和Hnc4、第一电路连接器Cc1至第四电路连接器Cc4、第二保护层37、第三线接触孔Hlc3、第四线接触孔Hlc4、数据线DL和初始化电压线IVL。
第二电路层150可以包括数据提供晶体管区域、采样晶体管区域、以及限定在电路绝缘层130上的第一初始化晶体管区域和第二初始化晶体管区域。第二半导体层31位于电路绝缘层130上限定的数据提供晶体管区域上。第二半导体层31可以包括多晶硅材料。例如，第二半导体层31可以以二维“┘”形状位于第二电路层130的数据提供晶体管区域上。第二半导体层31可以包括沟道区CA、通过***沟道区CA彼此平行地形成的第一轻掺杂区域LD1和第二轻掺杂区域LD2、与第一轻掺杂区域LD1相邻的第一重掺杂区域HD1、以及与第二轻掺杂区域LD2相邻的第二重掺杂区域HD2。第三半导体层41可以在电路绝缘层130上以穿过采样晶体管区域以及第一初始化晶体管区域和第二初始化晶体管区域。第三半导体层41可以包括多晶硅材料。例如，第三半导体层41可以在电路绝缘层130上，并且可以具有二维“C”形状。
第三半导体层41可以包括：第一至第四沟道区CA1、CA2、CA3和CA4，通过***第一沟道区CA1而彼此平行地形成的第一轻掺杂区域LD1和第二轻掺杂区域LD2，通过***第二沟道区CA2而彼此平行地形成的第三轻掺杂区域LD3和第四轻掺杂区域LD4，通过***第三沟道区CA3而彼此平行地形成的第五轻掺杂区域LD5和第六轻掺杂区域LD6，通过***第四沟道区CA4而彼此平行地形成的第七轻掺杂区域LD7和第八轻掺杂区域LD8。第三半导体层41还可以包括：与第一轻掺杂区域LD1相邻的第一重掺杂区域HD1，形成在第二轻掺杂区域LD2和第三轻掺杂区域LD3之间的第二重掺杂区域HD2，形成在第四轻掺杂区域LD4和第五轻掺杂区域LD5之间的第三重掺杂区域HD3，形成在第六轻掺杂区域LD6和第七轻掺杂区域LD7之间的第四重掺杂区域HD4，以及形成在第八轻掺杂区域LD8附近的第五重掺杂区域HD5。
第二半导体层31的沟道区CA和第三半导体层41的第一沟道区CA1和第二沟道区CA2中的每一个可以彼此平行地形成，同时具有二维“│”形状。第三半导体层41的第三沟道区CA3和第四沟道区CA4彼此平行地形成，同时具有二维“│”形状。第二半导体层31的第一重掺杂区域HD1和第二重掺杂区域HD2中的每一个以及第三半导体层41的第一重掺杂区域HD1至第五重掺杂区域HD5中的每一个可以被限定为杂质掺杂浓度高于第一轻掺杂区域LD1至第八轻掺杂区域LD8中的每一个的杂质掺杂浓度的区域。第二半导体层31的第一重掺杂区域HD1可以用作数据提供晶体管Tds的第一源-漏极。第二半导体层31的第二重掺杂区域HD2可以用作数据提供晶体管Tds的第二源-漏极，并且可以被定义为第二像素电路PC2的第一'节点N1'。
第三半导体层41的第一重掺杂区域HD1可以用作第二采样晶体管Ts2的第二源-漏极，并且可以被定义为第二像素电路PC2的第二'节点N2'。第三半导体层41的第三重掺杂区域HD3可以用作第一采样晶体管Ts1的第一源-漏极，并且可以被定义为第二像素电路PC2的第三'节点N3'。第三半导体层41的第五重掺杂区域HD5可以用作第二初始化晶体管Ti2的第二源-漏极，并且可以被定义为第二像素电路PC2的第四'节点N4'。第二栅极绝缘层33可以形成在整个电路绝缘层130上，以覆盖第二半导体层31和第三半导体层41。根据一个示例性实施方式的第二栅极绝缘层33可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。
初始化控制线ICL可以在第二栅极绝缘层33上，以与第三半导体层41的第三沟道区CA3和第四沟道区CA4中的每一个交叠，并沿第一方向X纵向延伸。初始化控制线ICL的第一区域与第三半导体层41的第四沟道区CA4交叠，可以用作第二初始化晶体管Ti2的栅极。初始化控制线ICL的第二区域与第三半导体层41的第三沟道区CA3交叠，可以用作第一初始化晶体管Ti1的栅极。因此，不需要形成从初始化控制线ICL突出以在像素P中形成初始化晶体管Ti1和初始化晶体管Ti2的栅极的的单独栅极。因此，可以节省用于形成初始化晶体管Ti1和初始化晶体管Ti2的栅极的像素P中的空间。
初始化控制线ICL的第一区域、第三半导体层41的第四沟道区CA4、第七轻掺杂区LD7、第八轻掺杂区LD8、第四重掺杂区HD4和第五重掺杂区HD5构成第二初始化晶体管Ti2。初始化控制线ICL的第二区域、第三半导体层41的第三沟道区CA3、第五轻掺杂区LD5、第六轻掺杂区LD6、第三重掺杂区HD3和第四重掺杂区HD4构成第一初始化晶体管Ti1。
扫描控制线SCL可以在第二栅极绝缘层33上，以与第三半导体层41的第一沟道区CA1和第二沟道区CA2中的每一个交叠，并且与初始化控制线ICL平行地沿第一方向X纵向延伸。与第三半导体层41的第一沟道区CA4交叠的扫描控制线SCL的第一区域，可以用作第二采样晶体管Ts2的栅极。与第三半导体层41的第二沟道区CA2交叠的扫描控制线SCL的第二区域，可以用作第一采样晶体管Ts1的栅极。因此，可能不需要形成从扫描控制线SCL突出以在像素P中形成采样晶体管Ts1和采样晶体管Ts2的栅极的单独栅极。因此，可以节省用于形成采样晶体管Ts1和采样晶体管Ts2的栅极的像素P中的空间。
扫描控制线SCL的第一区域、第三半导体层41的第一沟道区CA1、第一轻掺杂区LD1、第二轻掺杂区LD2、第一重掺杂区HD1和第二重掺杂区HD2构成第二采样晶体管Ts2。扫描控制线SCL的第二区域、第三半导体层41的第二沟道区CA2、第三轻掺杂区域LD3第四轻掺杂区域LD4、第二重掺杂区域HD2和第三重掺杂区域HD3构成第一采样晶体管Ts1。因此，第一采样晶体管Ts1和第二采样晶体管Ts2彼此串联连接以具有双沟道结构。初始化控制线ICL和扫描控制线SCL可以由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu或它们的合金中的任何一种的单层或多层形成。
第二层间介电层35可以形成在整个基板上，以覆盖初始化控制线ICL和扫描控制线SCL。根据一个示例性实施方式的第二层间介电层35可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。第一电极接触孔Hec1暴露数据提供晶体管Tds的第二源漏极，即，第二半导体层31的第二重掺杂区域HD2。根据一个示例性实施方式的第一电极接触孔Hec1可以形成为穿过位于第二半导体层31的第二重掺杂区域HD2上的第二栅极绝缘层33和第二层间介电层35，从而部分地暴露第二半导体层31的第二重掺杂区域HD2。因此，第二像素电路PC2的第一'节点N1'通过第一电极接触孔Hec1暴露。
第二电极接触孔Hec2暴露第二采样晶体管Ts2的第二源-漏极，即，第三半导体层41的第一重掺杂区域HD1。根据一个示例性实施方式的第二电极接触孔Hec2可以穿过位于第三半导体层41的第一重掺杂区域HD1上的第三栅极绝缘层33和第二层间介电层35，从而部分地暴露第三半导体层41的第一重掺杂区域HD1。因此，第二像素电路PC2的第二'节点N2'通过第二电极接触孔Hec2暴露。
第三电极接触孔Hec3暴露第一采样晶体管Ts1的第二源-漏极，即，第三半导体层41的第三重掺杂区域HD3。根据一个示例性实施方式的第三电极接触孔Hec3可以穿过位于第三半导体层41的第三重掺杂区域HD3上的第三栅极绝缘层33和第二层间介电层35，从而部分地暴露第三半导体层41的第三重掺杂区域HD3。因此，第二像素电路PC2的第三'节点N3'通过第三电极接触孔Hec3暴露。
第四电极接触孔Hec4暴露第二初始化晶体管Ti2的第二源-漏极，即，第三半导体层41的第五重掺杂区域HD5。根据一个示例性实施方式的第四电极接触孔Hec4可以穿过第三半导体层41的第五重掺杂区域HD5上的第二栅极绝缘层33和第二层间介电层35，从而部分地暴露第三半导体层41的第五重掺杂区域HD5。因此，第二像素电路PC2的第四'节点N4'通过第四电极接触孔Hec4暴露。
如图12所示，第一节点接触孔Hnc1部分地暴露第一电路层110上的第一节点连接图案Pnc1。根据一个示例性实施方式的第一节点接触孔Hnc1可以穿过第一节点连接图案Pnc1上的第二层间介电层35、第二栅极绝缘层33和电路绝缘层130，从而部分地暴露第一节点连接图案Pnc1。因此，连接到第一像素电路PC1的第一节点N1的第一节点连接图案Pnc1通过第一节点接触孔Hnc1暴露。
如图13所示，第二节点接触孔Hnc2部分地暴露第一电路层110上的第二节点连接图案Pnc2。根据一个示例性实施方式的第二节点接触孔Hnc2可以穿过第二节点连接图案Pnc2上的第二层间介电层35、第二栅极绝缘层33和电路绝缘层130，从而部分地暴露第二节点连接模式Pnc2。因此，连接到第一像素电路PC1的第二节点N2的第二节点连接图案Pnc2通过第二节点接触孔Hnc2暴露。
如图14所示，第三节点接触孔Hnc3部分地暴露在第一电路层110上从驱动晶体管Tdr的栅极突出的突出电极GEa(或第三节点连接图案)。第一节点接触孔Hnc1可以穿过第二层间介电层35、第二栅极绝缘层33、电路绝缘层130、第一保护层17和第一层间介电层15。这些层可以在第三节点连接图案Pnc3上，从而部分地暴露第三节点连接图案Pnc3。因此，连接到第一像素电路PC1的第三节点N3的第三节点连接图案Pnc3通过第三节点接触孔Hnc3暴露。
如图15所示，第四节点接触孔Hnc4部分地暴露第一电路层110上的第四节点连接图案Pnc4。根据一个示例性实施方式的第四节点接触孔Hnc4可以穿过第四节点连接图案Pnc4上的第二层间介电层35、第二栅极绝缘层33和电路绝缘层130，从而部分地暴露第四节点连接图案Pnc4。因此，连接到第一像素电路PC1的第四节点N4的第四节点连接图案Pnc4通过第四节点接触孔Hnc4暴露。
如图4、图8和图12所示，第一电路连接器Cc1将形成在第一电路层110上的第一节点N1与形成在第二电路层150上的第一'节点N1'电连接。根据一个示例性实施方式的第一电路连接器Cc1可以在第二层间介电层35上形成为岛状，以与第一电极接触孔Hec1和第一节点接触孔Hnc1中的每一个交叠，从而将第一电路层110的第一节点N1与第二电路层150的第一'节点N1'电连接。第一电路连接器Cc1的一侧可以通过第一电极接触孔Hec1与第二电路层150的第一'节点N1'电连接，并且因此通过第二电路层150的第一'节点N1'与数据提供晶体管Tds的第二源-漏极电连接。第一电路连接器Cc1的另一侧可以通过第一节点接触孔Hnc1与第一电路层110的第一节点连接图案Pnc1电连接，并且因此通过第一节点连接图案Pnc1与第一电路层110的第一节点N1电连接。
如图4、图8和图13所示，第二电路连接器Cc2将形成在第一电路层110上的第二节点N2与形成在第二电路层150上的第二'节点N2'电连接。根据一个示例性实施方式的第二电路连接器Cc2可以在第二层间介电层35上形成为岛状，以与第二电极接触孔Hec2和第二节点接触孔Hnc2中的每一个交叠，并且因此将第一电路层110的第二节点N2与第二电路层150的第二'节点N2'电连接。第二电路连接器Cc2的一侧可以通过第二电极接触孔Hec2与第二电路层150的第二'节点N2'电连接，并且因此通过第二电路层150的第二'节点N2'与第二采样晶体管Ts2的第二源-漏极电连接。第二电路连接器Cc2的另一侧可以通过第二节点接触孔Hnc2与第一电路层110的第二节点连接图案Pnc2电连接，并且因此通过第二节点连接图案Pnc2与第一电路层110的第二节点N2电连接。
如图4、图8和图14所示，第三电路连接器Cc3将形成在第一电路层110上的第三节点N3与形成在第二电路层150上的第三'节点N3'电连接。根据一个示例性实施方式的第三电路连接器Cc3可以在第二层间介电层35上形成为岛状，以与第三电极接触孔Hec3和第三节点接触孔Hnc3中的每一个交叠，并且因此将第一电路层110的第三节点N3与第二电路层150的第三'节点N3'电连接。第三电路连接器Cc3的一侧可以通过第三电极接触孔Hec3与第二电路层150的第三'节点N3'电连接，并且因此通过第二电路层150的第三'节点N3'与第一采样晶体管Ts1的第二源-漏极电连接。第三电路连接器Cc3的另一侧可以通过第三节点接触孔Hnc3与第一电路层110的第三节点连接图案Pnc3电连接，从而与第一电路层110的第三节点N3电连接。也就是说，第三电路连接器Cc3的另一侧可以通过第三节点连接图案Pnc3与驱动晶体管Tdr的栅极电连接。
如图4、图8和图15所示，第四电路连接器Cc4将形成在第一电路层110上的第四节点N4与形成在第二电路层150上的第四'节点N4'电连接。根据一个示例性实施方式的第四电路连接器Cc4可以在第二层间介电层35上形成为岛状，以与第四电极接触孔Hec4和第四节点接触孔Hnc4中的每一个交叠，并且因此将第一电路层110的第四节点N4与第二电路层150的第四'节点N4'电连接。第四电路连接器Cc4的一侧可以通过第四电极接触孔Hec4与第二电路层150的第四'节点N4'电连接，并且因此通过第二电路层150的第四'节点N4'与第二初始化晶体管Ti2的第二源-漏极电连接。第四电路连接器Cc4的另一侧可以通过第四节点接触孔Hnc4与第一电路层110的第四节点连接图案Pnc4电连接，并且因此通过第四节点连接图案Pnc4与第一电路层110的第四节点N4电连接。
根据一个示例性实施方式的第一至第四电路连接器Cc1、Cc2、Cc3和Cc4可以由Mo、Al、Cr、Au、Ti、Ni、Nd和Cu或它们的合金中的任何一种构成的单层或多层形成。第一至第四电路连接器Cc1、Cc2、Cc3和Cc4可以紧密地平行地位于像素P中的初始化控制线ICL和扫描控制线SCL之间，以使对晶体管的干扰最小化。特别地，第一至第四电路连接器Cc1、Cc2、Cc3和Cc4可以将第一电路层110与第二电路层150电连接，而不增加像素P的尺寸。
再次如图8至图11和图4所示，第二保护层37可以形成在电路绝缘层130上，以覆盖第一至第四电路连接器Cc1、Cc2、Cc3和Cc4以及第二层间介电层35。第二保护层37可以由硅氧化物(SiOx)、硅氮化物(SiNx)或SiOx和SiNx的多个层叠的层形成。第三线接触孔H1c3暴露数据提供晶体管Tds的第一源-漏极，即，第二半导体层31的第一重掺杂区域HD1的一部分。根据一个示例性实施方式的第三线接触孔H1c3可以穿过第二栅极绝缘层33、第二层间介电层35和第二保护层37。这些层可以在第二半导体层31的第一重掺杂区域HD1上，从而部分地暴露第二半导体层31的第一重掺杂区域HD1。
第四线接触孔H1c4暴露第一初始化控制晶体管Ti1的第一源-漏极，即，第三半导体层41的第四重掺杂区域HD4的一部分。根据一个示例性实施方式的第四线接触孔H1c4可以形成为穿过第二栅极绝缘层33、第二层间介电层35和第二保护层37。这些层可以在第三半导体层41的第四重掺杂区域HD4上，从而部分地暴露第三半导体层41的第四重掺杂区域HD4。数据线DL可以沿第二方向Y形成在第二保护层37上，以穿过第三线接触孔H1c3。数据线DL可以通过第三线接触孔H1c3与第二半导体层31的第一重掺杂区域HD1电连接，并且因此与数据提供晶体管Tds的第一源-漏极电连接。
初始化电压线IVL可以沿第二方向Y形成在第二保护层37上，以穿过第四线接触孔H1c3，同时与数据线DL平行。初始化电压线IVL可以在彼此平行地形成的第三半导体层41的第三沟道区CA3和第四沟道区CA4之间。初始化电压线IVL可以通过第四线接触孔H1c4与第三半导体层41的第四重掺杂区域HD4电连接，并且因此向第一初始化晶体管Ti1和第二初始化晶体管Ti2的第一源-漏极提供初始化电压。
数据线DL和初始化电压线IVL中的每一个可以由由Mo、Al、Cr、Au、Ti、Ni、Nd和CU和/或它们的合金中的任何一种制成的单层形成。另选地，单层可以由诸如Al和Ti的沉积结构(Ti/Al/Ti)、Al和ITO的沉积结构(ITO/Al/ITO)、APC(Ag/Pd/Cu)合金、和/或APC合金和ITO的沉积结构(ITO/APC/ITO)的多个层叠结构形成。在一个示例性实施方式中，因为像素P的像素电路被划分为第一电路层110和第二电路层150，使得第一电路层110和第二电路层150沉积在像素区域上，所以尽管可由于高分辨率而减小像素P的尺寸，但是像素电路可以充分地布置在像素P中。在该示例性实施方式中，可以实现具有高分辨率的发光显示设备。可以在不脱离本公开的技术特征(通过沉积两个或更多个电路层来实现超高分辨率的像素)的范围内，将所有或一些晶体管修改为N型，而不限于P型。发光显示设备可以应用于诸如需要高分辨率的智能手机、移动通信终端、移动电话、平板电脑(个人计算机)、智能手表、手表电话、可穿戴设备、电视、笔记本电脑、监视器、冰箱、虚拟图像显示设备或头戴式显示设备的便携式电子装置。
对于本领域技术人员显而易见的是，在不脱离示例性实施方式的精神或范围的情况下，可以在本公开的显示装置中进行各种修改和变化。因此，只要落入所附权利要求及其等同物的范围内，本公开旨在覆盖本公开的修改和变化。
相关申请的交叉引用
本申请要求于2018年7月31日提交的韩国专利申请No.10-2018-0089489的优先权和权益，该韩国专利申请的全部内容通过引用结合于此用于所有目的，如同在此完全阐述一样。

Claims (14)

1.一种发光显示设备，该发光显示设备包括：
基板；以及
多个像素，所述多个像素设置在所述基板上的像素区域上，其中，所述多个像素中的每一个包括：
第一电路层，该第一电路层包括含有驱动晶体管的第一像素电路；
位于所述第一电路层上的第二电路层，该第二电路层与所述第一电路层交叠，该第二电路层具有第二像素电路，该第二像素电路包括被配置为向所述第一像素电路提供数据信号的数据提供晶体管；
电路绝缘层，该电路绝缘层位于所述第一电路层与所述第二电路层之间；以及
发光二极管层，该发光二极管层位于所述第二电路层上方并且包括与所述第一像素电路电连接的发光二极管。
2.根据权利要求1所述的发光显示设备，其中，所述第一电路层位于所述基板与所述电路绝缘层之间。
3.根据权利要求1所述的发光显示设备，其中，所述第二电路层还包括多个电路连接器，所述多个电路连接器被配置为穿过所述电路绝缘层将所述第二像素电路与所述第一像素电路电连接。
4.根据权利要求1所述的发光显示设备，其中，所述第一像素电路被配置为基于从所述第二像素电路提供的所述数据信号将与所述驱动晶体管的栅-源电压相对应的数据电流提供给所述发光二极管。
5.根据权利要求1所述的发光显示设备，其中，所述驱动晶体管包括连接到第一节点的第一源-漏极、连接到第二节点的第二源-漏极以及连接到第三节点的栅极。
6.根据权利要求5所述的发光显示设备，其中，所述第一像素电路包括：
第一发光控制晶体管，该第一发光控制晶体管被配置为基于发光控制信号导通，其中，所述发光控制信号被配置为向所述第一节点提供像素驱动电压；
第二发光控制晶体管，该第二发光控制晶体管被配置为基于所述发光控制信号导通，从而在所述第二节点与第四节点之间形成电流路径；以及
存储电容器，该存储电容器包括与所述驱动晶体管的栅极相对应的第一电容器电极以及与所述第一电容器电极交叠的第二电容器电极，其中，所述第二电容器电极被配置为被提供所述像素驱动电压，其中
所述发光二极管与所述第四节点电连接。
7.根据权利要求6所述的发光显示设备，其中，所述第一电路层包括：
发光控制线，该发光控制线被配置为向所述第一像素电路提供所述发光控制信号；
像素驱动电源线，该像素驱动电源线被配置为向所述第一像素电路提供所述像素驱动电压；
第一线接触孔，该第一线接触孔将所述像素驱动电源线与所述第一发光控制晶体管的第一源-漏极电连接；以及
第二线接触孔，该第二线接触孔将所述像素驱动电源线与所述第二电容器电极电连接。
8.根据权利要求6所述的发光显示设备，其中，所述第二像素电路还包括：
数据提供晶体管，该数据提供晶体管被配置为基于扫描控制信号导通，从而向所述第一节点提供所述数据信号；
采样晶体管，该采样晶体管被配置为基于所述扫描控制信号导通，从而将所述第二节点与所述第三节点电连接；
第一初始化晶体管，该第一初始化晶体管被配置为基于所述初始化控制信号导通，从而向所述第三节点提供初始化电压；以及
第二初始化晶体管，该第二初始化晶体管被配置为基于所述初始化控制信号导通，从而向所述第四节点提供所述初始化电压。
9.根据权利要求8所述的发光显示设备，其中，所述采样晶体管包括在所述第二节点与所述第三节点之间串联连接的第一采样晶体管和第二采样晶体管。
10.根据权利要求8所述的发光显示设备，其中，所述第二电路层还包括：
数据线，该数据线被配置为将所述数据信号提供给所述第二像素电路；
扫描控制线，该扫描控制线被配置为将所述扫描控制信号提供给所述第二像素电路；
初始化控制线，该初始化控制线被配置为将所述初始化控制信号提供给所述第二像素电路；
初始化电压线，该初始化电压线被配置为将所述初始化电压提供给所述第二像素电路；
第三线接触孔，该第三线接触孔将所述数据线与所述数据提供晶体管的第一源-漏极电连接；以及
第四线接触孔，该第四线接触孔将所述初始化电压线与所述第一初始化晶体管和所述第二初始化晶体管中的每一个的第一源-漏极电连接。
11.根据权利要求6所述的发光显示设备，其中，所述第一电路层还包括：
第一节点连接图案，该第一节点连接图案与所述第一节点电连接；
第二节点连接图案，该第二节点连接图案与所述第二节点电连接；
第三节点连接图案，该第三节点连接图案与所述驱动晶体管的栅极电连接；以及
第四节点连接图案，该第四节点连接图案与所述第四节点电连接，
其中，所述第一节点连接图案、所述第二节点连接图案、所述第三节点连接图案和所述第四节点连接图案中的每一个与所述第二像素电路电连接。
12.根据权利要求11所述的发光显示设备，其中，所述第二电路层还包括：
第一电路连接器、第二电路连接器、第三电路连接器和第四电路连接器，所述第一电路连接器、所述第二电路连接器、所述第三电路连接器和所述第四电路连接器分别与所述第一节点连接图案、所述第二节点连接图案、所述第三节点连接图案和所述第四节点连接图案中的每一个电连接；
数据提供晶体管，该数据提供晶体管被配置为基于提供给扫描控制线的扫描控制信号导通，从而将从数据线提供的所述数据信号提供给所述第一电路连接器；
采样晶体管，该采样晶体管被配置为基于所述扫描控制信号导通，从而将所述第二电路连接器与所述第三电路连接器电连接；
第一初始化晶体管，该第一初始化晶体管被配置为基于提供给初始化控制线的初始化控制信号导通，从而将从初始化电压线提供的初始化电压提供给所述第三电路连接器；以及
第二初始化晶体管，该第二初始化晶体管被配置为基于所述初始化控制信号导通，从而将所述初始化电压提供给所述第四电路连接器。
13.根据权利要求12所述的发光显示设备，其中，所述初始化控制线和所述扫描控制线彼此平行，并且所述第一电路连接器、所述第二电路连接器、所述第三电路连接器和所述第四电路连接器位于所述初始化控制线与所述扫描控制线之间。
14.根据权利要求1所述的发光显示设备，其中，该发光显示设备还包括：
平坦化层，该平坦化层覆盖所述第二电路层；以及
封装层，该封装层覆盖所述发光二极管层，
其中，所述发光二极管包括：
像素驱动电极，该像素驱动电极与所述第一像素电路电连接；
发光层，该发光层在所述像素驱动电极上；以及
阴极电极，该阴极电极与所述发光层电连接。
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