CN110783176B - 一种低应力半导体材料制备方法 - Google Patents

一种低应力半导体材料制备方法 Download PDF

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Abstract

本发明涉及半导体材料制备技术领域，公开了一种低应力半导体材料制备方法，将一表面带有掩膜的绝缘衬底置于刻蚀气体中，在外加电场作用下使刻蚀气体电离并轰击带有掩膜的绝缘衬底上表面，对绝缘衬底进行图案刻蚀；在绝缘衬底带有刻蚀图案的表面依次生长出多个半导体外延层的外延结构，其中具有压应力的半导体外延层和具有张应力的半导体外延层呈周期性变化，整体外延结构的应力接近于零。本发明通过干法刻蚀使绝缘衬底上产生刻蚀图案，从而降低绝缘衬底与外延结构之间的应力，再在带有刻蚀图案的绝缘衬底上生长出压应力和张应力呈周期变化的一系列半导体外延层组成的外延结构，使整体外延结构的应力接近于零，从而减少材料的开裂和线缺陷密度。

Description

一种低应力半导体材料制备方法
技术领域
本发明涉及半导体材料制备技术领域，具体涉及一种低应力半导体材料制备方法。
背景技术
应力在半导体材料制造中一般是一个不好的现象，通常要加以避免，或尽量降低其应力，如半导体材料处于过大的张应力状态时，就会引起开裂；处于过大的压应力状态时，会引起褶皱或剥落；这些应力问题会增大半导体材料的线缺陷密度，从而削弱半导体材料的原有的绝缘、钝化、密封效果，影响器件的稳定性或导致芯片失效。另外半导体材料内部的应力太大还会导致缺陷的产生，如滑移面、滑移线产生。所以如何降低半导体材料应力是一个非常关键的问题。
发明内容
基于以上问题，本发明提供一种低应力半导体材料制备方法，通过干法刻蚀使绝缘衬底上产生刻蚀图案，从而降低绝缘衬底与外延结构之间的应力，再在带有刻蚀图案的绝缘衬底上生长出压应力和张应力呈周期变化的一系列半导体外延层组成的外延结构，使整体外延结构的应力接近于零，从而减少材料的开裂和线缺陷密度。
为解决以上技术问题，本发明采用的技术方案为：
一种低应力半导体材料制备方法，包括如下步骤：
S1：在绝缘衬底的上表面覆盖一层带有镂空刻蚀图案的掩膜，将绝缘衬底置于带有两个电极片的反应器中，并对反应器进行抽真空处理，两个电极片对向设置，绝缘衬底放置于两个电极片之间，绝缘衬底带有掩膜的表面与两个电极片相平行；
S2：向反应器内通入刻蚀气体，然后对绝缘衬底上、下表面两侧施加电场，使刻蚀气体电离并轰击带有掩膜的绝缘衬底上表面，对绝缘衬底进行图案刻蚀；
S3：取出刻蚀完成后的绝缘衬底，脱去绝缘衬底上表面的掩膜；
S4：在绝缘衬底带有刻蚀图案的表面依次生长出多个半导体外延层的外延结构，其中具有压应力的半导体外延层和具有张应力的半导体外延层呈周期性变化，整体外延结构的应力接近于零。
进一步地，绝缘衬底的材质为Si、GaAs、GaN、蓝宝石、SiC中的任意一种或两种以上的复合衬底。
进一步地，步骤S2中的刻蚀气体为H2、NH3、HCl、BCl3、Ar中的任意一种单一气体或是两种以上气氛的组合；反应器内刻蚀气体的温度为800-2000℃。
进一步地，步骤S2中绝缘衬底的刻蚀图案为圆底、圆柱、圆孔、六方孔或三角孔中的一种或两种以上，图形呈周期分布，周期为0.5-3um，图形深度为0.1-10um。
进一步地，步骤S4中各个半导体外延层在生长室内通过气相沉积进行生长，生长过程中同时通入气态的Ⅲ族氮化物和Ⅴ族氮化物，载气为氮气，生长室的气体压力在10-2-500托。
进一步地，步骤S4中具有压应力的半导体外延层的生长过程中，Ⅴ族氮化物与Ⅲ族氮化物的摩尔比为5-1000，压应力层生长温度的调节范围为200-1100℃。
进一步地，步骤S4中具有张应力的半导体外延层的生长过程中，Ⅴ族氮化物与Ⅲ族氮化物的摩尔比为2000-5000，张应力层生长温度的调节范围为1200-1600℃。
进一步地，步骤S4中第一个半导体外延层生长前，预先采用金属有机源III族元素的高在温下处理绝缘衬底表面。
与现有技术相比，本发明的有益效果是：本发明通过干法刻蚀使绝缘衬底上产生刻蚀图案，从而降低绝缘衬底与外延结构之间的应力，再在带有刻蚀图案的绝缘衬底上生长出压应力和张应力呈周期变化的一系列半导体外延层组成的外延结构，使整体外延结构的应力接近于零，从而减少材料的开裂和线缺陷密度。
附图说明
图1为实施例中低应力半导体材料制备方法的流程图；
图2为实施例中张应力和压应力的半导体外延层间隔一个设置形成的低应力半导体材料的结构示意图；
图3为III族氮化物在不同V/III比下的应力和应变曲线。
图4为图2中绝缘衬底为圆底的立体结构示意图；
图5为绝缘衬底为同时带有圆孔、六方孔和三角孔的立体结构示意图；
其中，1、绝缘衬底；2、外延结构。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式说明仅用于解释本发明，并不作为对本发明的限定。
实施例：
参见图1和图2，一种低应力半导体材料制备方法，包括如下步骤：
S1：在绝缘衬底1的上表面覆盖一层带有镂空刻蚀图案的掩膜，将绝缘衬底1置于带有两个电极片的反应器中，并对反应器进行抽真空处理，两个电极片对向设置，绝缘衬底1放置于两个电极片之间，绝缘衬底1带有掩膜的表面与两个电极片相平行；
本实施例选用的绝缘衬底1的材质为Si、GaAs、GaN、蓝宝石、SiC中的任意一种或两种以上的复合衬底。
S2：向反应器内通入刻蚀气体，然后对绝缘衬底1上、下表面两侧施加电场，使刻蚀气体电离并轰击带有掩膜的绝缘衬底1上表面，对绝缘衬底1进行图案刻蚀；
本实施例中的刻蚀气体为H2、NH3、HCl、BCl3、Ar中的任意一种单一气体或是两种以上气氛的组合；反应器内刻蚀气体的温度为800-2000℃；实现对Si、GaAs、GaN、蓝宝石、SiC中的任意一种或两种以上的复合衬底的表面刻蚀；绝缘衬底1的刻蚀图案为圆底、圆柱、圆孔、六方孔或三角孔中的一种或两种以上，图形呈周期分布，周期为0.5-3um，图形深度为0.1-10um。本实施例采用如图2和图4所示圆孔和圆底的绝缘衬底。此外绝缘衬底上的图案还可以是同时带有圆孔、六方孔和三角孔的绝缘衬底(如图5所示)，只需通过控制刻蚀气体的刻蚀位置，即可实现不同的衬底图案的刻蚀成型。
带有镂空图案的掩膜覆盖在绝缘衬底1表面，起到对绝缘衬底1不需要刻蚀的区域进行保护的作用；调整外加电场的方向，使外加电场施加在绝缘衬底1两侧后，被电离后的气体向带有掩膜的绝缘衬底1表面高速移动，从而对没有掩膜覆盖或者掩膜镂空的区域下的绝缘衬底1进行轰击，并与被轰击区域的绝缘衬底1表面分子进行反应，反应生成物作为废气被排出，从而实现绝缘衬底1表面图案的刻蚀。
S3：取出刻蚀完成后的绝缘衬底1，脱去绝缘衬底1上表面的掩膜；
S4：在绝缘衬底1带有刻蚀图案的表面依次生长出多个半导体外延层的外延结构2，其中具有压应力的半导体外延层和具有张应力的半导体外延层呈周期性变化，整体外延结构2的应力接近于零。
绝缘衬底1上产生刻蚀图案，从而降低绝缘衬底1与外延结构2之间的应力；通过在两个具有相同应力的外延层之间可以设置一个或者多个与其相反的应力外延层，从而产生可生长愈合的不规则微小孔洞(1-20nm大小，深度1-50nm)，愈合过程降低刄型位错和螺型位错的密度同时降低；界面处线缺陷改变50-90度：在生长模式不断调制的情况下，线缺陷沿两种应力生长界面偏转，其偏转程度跟V/III比及张应力及压应力层的厚度和厚度比例有关，使整个外延材料的最终应力趋向零。
参见图2，为使整体外延结构2的应力接近于零，本实施例采用具有压应力的半导体外延层和具有张应力的半导体外延层间隔一个进行设置，即在每个生长周期中，第一个半导体外延层或具有压应力或张应力，则第二个半导体外延层具有张应力或压应力中与第一个半导体外延层相反的应力。一系列外延周期结构组合使整体外延结构2的应力接近于零，从而减少材料的开裂和线缺陷密度。
图3为III族氮化物在不同V/III比下的应力和应变曲线，由曲线可知，在V/III比为1500左右时，生长的出的半导体外延层应力接近于零；在V/III比为1-1500范围内时，生长出的半导体外延层表现为压应力，在V/III比为大于1500时，生长出的半导体外延层表现为张应力。在本实施例中，第一个半导体外延层生长前，预先采用金属有机源III族元素的高在温下处理绝缘衬底1表面，以减少应力，生长出高质量、低位错、零应力III-V半导体材料；各个半导体外延层在生长室内通过气相沉积进行生长，生长过程中同时通入气态的Ⅲ族氮化物和Ⅴ族氮化物，载气为氮气，生长室的气体压力在10-2-500托。其中，具有压应力的半导体外延层的生长过程中，Ⅴ族氮化物与Ⅲ族氮化物的摩尔比为5-1000，压应力层生长温度的调节范围为200-1100℃；具有张应力的半导体外延层的生长过程中，Ⅴ族氮化物与Ⅲ族氮化物的摩尔比为2000-5000，张应力层生长温度的调节范围为1200-1600℃。
如上即为本发明的实施例。上述实施例以及实施例中的具体参数仅是为了清楚表述发明验证过程，并非用以限制本发明的专利保护范围，本发明的专利保护范围仍然以其权利要求书为准，凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (2)

1.一种低应力半导体材料制备方法，其特征在于，包括如下步骤：
S1：在绝缘衬底的上表面覆盖一层带有镂空刻蚀图案的掩膜，将绝缘衬底置于带有两个电极片的反应器中，并对反应器进行抽真空处理，两个所述电极片对向设置，所述绝缘衬底放置于两个电极片之间，所述绝缘衬底带有掩膜的表面与两个电极片相平行；
S2：向反应器内通入刻蚀气体，然后对绝缘衬底上、下表面两侧施加电场，使刻蚀气体电离并轰击带有掩膜的绝缘衬底上表面，对绝缘衬底进行图案刻蚀；
S3：取出刻蚀完成后的绝缘衬底，脱去绝缘衬底上表面的掩膜；
S4：在绝缘衬底带有刻蚀图案的表面依次生长出多个半导体外延层的外延结构，其中具有压应力的半导体外延层和具有张应力的半导体外延层呈周期性变化，整体外延结构的应力接近于零；
具有压应力的半导体外延层的生长过程中，Ⅴ族与Ⅲ族的摩尔比为5-1000，压应力层生长温度的调节范围为200-1100℃；
具有张应力的半导体外延层的生长过程中，Ⅴ族与Ⅲ族的摩尔比为2000-5000，张应力层生长温度的调节范围为1200-1600℃；
所述绝缘衬底的材质为Si、GaAs、GaN、蓝宝石、SiC中的任意一种或两种以上的复合衬底；
步骤S2中的刻蚀气体为H2、NH3、HCl、BCl3、Ar中的任意一种单一气体或是两种以上气氛的组合；反应器内刻蚀气体的温度为800-2000℃；
步骤S2中绝缘衬底的刻蚀图案为圆孔、六方孔或三角孔中的一种或两种以上，图形呈周期分布，周期为0.5-3um，图形深度为0.1-10um；
步骤S4中各个半导体外延层在生长室内通过气相沉积进行生长。
2.根据权利要求1所述的低应力半导体材料制备方法，其特征在于：步骤S4中第一个半导体外延层生长前，预先采用金属有机源III族元素在高温下处理绝缘衬底表面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111948235B (zh) * 2020-08-07 2022-09-20 广西大学 测量半极性面ⅲ族氮化物薄膜缺陷密度的方法及其应用

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175087A (ja) * 1983-03-24 1984-10-03 Fujitsu Ltd 磁気バブルメモリ素子の作成方法
CN1347581A (zh) * 1999-03-26 2002-05-01 松下电器产业株式会社 带有应变补偿层的半导体结构及其制备方法
CN101140865A (zh) * 2007-09-17 2008-03-12 高英 一种ⅲ族氮化物半导体材料及其生长方法
CN102714136A (zh) * 2009-09-10 2012-10-03 奥普特冈有限公司 用于降低半导体结构中的内部机械应力的方法以及低机械应力半导体结构
CN102760794A (zh) * 2011-04-29 2012-10-31 山东华光光电子有限公司 一种低应力的氮化镓外延层的制备方法
CN103614769A (zh) * 2013-10-25 2014-03-05 中国电子科技集团公司第五十五研究所 一种基于原位刻蚀的氮化镓同质外延方法
CN105006505A (zh) * 2014-04-15 2015-10-28 传感器电子技术股份有限公司 具有应力管理的半导体异质结构
CN106783533A (zh) * 2016-11-11 2017-05-31 上海芯元基半导体科技有限公司 含Al氮化物半导体结构及其外延生长方法
CN107810544A (zh) * 2015-06-03 2018-03-16 维易科仪器有限公司 异质外延的应力控制

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1138192A (ja) * 1997-07-17 1999-02-12 Nikon Corp 多層膜反射鏡
US6500759B1 (en) * 1998-10-05 2002-12-31 Seiko Epson Corporation Protective layer having compression stress on titanium layer in method of making a semiconductor device
JP3770014B2 (ja) * 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
JP4975974B2 (ja) * 2005-03-18 2012-07-11 ラピスセミコンダクタ株式会社 Ｓｏｓウェハおよびその製造方法
KR102002898B1 (ko) * 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
JP6656160B2 (ja) * 2014-11-07 2020-03-04 住友化学株式会社 半導体基板および半導体基板の検査方法
US10510538B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing EUV-induced material property changes
CN109638117B (zh) * 2018-11-29 2021-06-11 华灿光电（浙江）有限公司 一种AlN模板、外延片结构及制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175087A (ja) * 1983-03-24 1984-10-03 Fujitsu Ltd 磁気バブルメモリ素子の作成方法
CN1347581A (zh) * 1999-03-26 2002-05-01 松下电器产业株式会社 带有应变补偿层的半导体结构及其制备方法
CN101140865A (zh) * 2007-09-17 2008-03-12 高英 一种ⅲ族氮化物半导体材料及其生长方法
CN102714136A (zh) * 2009-09-10 2012-10-03 奥普特冈有限公司 用于降低半导体结构中的内部机械应力的方法以及低机械应力半导体结构
CN102760794A (zh) * 2011-04-29 2012-10-31 山东华光光电子有限公司 一种低应力的氮化镓外延层的制备方法
CN103614769A (zh) * 2013-10-25 2014-03-05 中国电子科技集团公司第五十五研究所 一种基于原位刻蚀的氮化镓同质外延方法
CN105006505A (zh) * 2014-04-15 2015-10-28 传感器电子技术股份有限公司 具有应力管理的半导体异质结构
CN107810544A (zh) * 2015-06-03 2018-03-16 维易科仪器有限公司 异质外延的应力控制
CN106783533A (zh) * 2016-11-11 2017-05-31 上海芯元基半导体科技有限公司 含Al氮化物半导体结构及其外延生长方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
氮化硅薄膜的应力与性能控制;周东等;《电子器件》;20100820(第04期);正文全文 *

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