CN110582767B - 利用euv光刻的电网架构和优化 - Google Patents
利用euv光刻的电网架构和优化 Download PDFInfo
- Publication number
- CN110582767B CN110582767B CN201880029095.6A CN201880029095A CN110582767B CN 110582767 B CN110582767 B CN 110582767B CN 201880029095 A CN201880029095 A CN 201880029095A CN 110582767 B CN110582767 B CN 110582767B
- Authority
- CN
- China
- Prior art keywords
- power supply
- metal
- independent power
- metal layer
- posts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001900 extreme ultraviolet lithography Methods 0.000 title description 4
- 238000005457 optimization Methods 0.000 title description 3
- 239000002184 metal Substances 0.000 claims abstract description 275
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000003860 storage Methods 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 19
- 239000011295 pitch Substances 0.000 description 19
- 238000013461 design Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000002408 directed self-assembly Methods 0.000 description 6
- 238000000671 immersion lithography Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000008213 purified water Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11868—Macro-architecture
- H01L2027/11874—Layout specification, i.e. inner core region
- H01L2027/11881—Power supply lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
描述了一种用于对标准单元的电网连接进行布局的***和方法。在各个实施方案中,标准单元将单向轨道用于多个电源竖直金属3层轨道和电源水平金属2轨道中的每个。所述多个竖直金属3层柱中的一个或多个以基于电源水平金属2层带的节距的最小长度布线。用于电源连接或接地连接的一个或多个竖直金属1柱在有效区域中从上到下布线,从而允许将多个位置用于连接到所述多个电源水平金属2层带中的一个。将两个或多个电源水平金属2层带放置在电源金属2层轨道内而彼此不连接。
Description
背景技术
相关技术描述
随着半导体制造工艺的进步和片上几何尺寸的减小,半导体芯片提供更多功能性和性能,同时消耗更少的空间。尽管已经取得了许多进步,但是在加工和集成电路设计中的现代技术的设计问题仍然时有发生,这限制了潜在的效益。例如,电容耦合、电迁移、泄漏电流和加工良率是影响半导体芯片的整个晶片上的器件放置和信号布线的一些问题。因此,这些问题有可能使设计的完成延迟并且影响上市时间。
为了缩短半导体芯片的设计周期,在可能的情况下用自动化代替手动全定制设计。设计人员以高级描述语言(诸如Verilog、VHDL等)提供功能单元或复杂门的描述。综合工具接收逻辑描述并且提供逻辑网表。放置布线(PNR)工具使用逻辑网表提供物理布局。放置布线工具使用单元布局库提供物理布局。
单元布局库包括用于提供半导体芯片使用的各种功能的多个标准单元布局。在某些情况下,手动创建标准单元布局。因此,手动创建每个新的标准单元布局或正在修改的每个原始标准单元布局。在其他情况下,调整放置布线工具使用的规则以使单元创建自动化。但是,自动化过程有时无法满足针对性能、功耗、信号完整性、加工良率、局部和外部信号布线两者(包括内部交叉耦合连接)、匹配其他单元的高度和宽度单元尺寸、引脚接入、电源轨设计等的每个规则。因此,设计人员会手动创建这些单元以实现多个特性的更好结果或者重写放置布线工具的规则。
通常,标准单元布局使用至少一个电源轨用于供应电压连接(也称为VDD电源轨),并且使用一个电源轨用于接地连接(也称为VSS电源轨)。在某些情况下,除了相应的过孔之外,电源轨和接地轨还使用相对长的导线,这些导线利用多个金属层,诸如水平金属0、竖直金属1、水平金属2和竖直金属3。在其他情况下,在标准单元内使用固定位置柱进行电源连接和接地连接。这些情况中的每一种都降低了将标准单元放置在半导体芯片中并且减轻信号布线拥塞的灵活性。实时布线优化受到限制或被完全去除。
鉴于以上情况,期望有用于对标准单元的电网连接进行布局的高效方法和***。
附图说明
通过结合附图参考以下描述,可以更好地理解本文描述的方法和机制的优点,其中
图1是用于复杂逻辑门的标准单元布局的俯视图的概括图。
图2是用于复杂逻辑门的标准单元布局的俯视图的概括图。
图3是用于复杂逻辑门的标准单元布局的电网连接的俯视图的概括图。
图4是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图5是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图6是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图7是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图8是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图9是用于复杂逻辑门的标准单元布局的电网连接的另一个俯视图的概括图。
图10是用于对标准单元的电网连接进行布局的方法的概括图。
尽管本发明容易有各种修改和备选形式,但是通过举例方式在附图中示出了具体实施方案并且在本文中对其作出详细描述。然而,应当理解,附图及其详细描述并不意图将本发明限制于所公开的特定形式,而是相反,本发明将涵盖落入如所附权利要求所限定的本发明的范围内的所有修改、等效物和备选方案。
具体实施方式
在以下描述中,阐述了众多具体细节,以提供对本文呈现的方法和机制的透彻理解。然而,本领域普通技术人员应认识到,可以在没有这些具体细节的情况下实践各个实施方案。在一些情况下,并未详细示出众所周知的结构、部件、信号、计算机程序指令和技术,以免使本文描述的方法变得模糊。应理解,为了图示的清晰明了,图中所示的元件不必按比例绘制。例如,一些元件的尺寸可相对于其他元件被放大。
设想到用于对标准单元的电网连接进行布局的***和方法。在各个实施方案中,标准单元在第一金属层中使用多个独立电源柱,每个独立电源柱提供到标准单元内的器件(晶体管)的电源连接。当电源柱未连接到给定金属层中的另一个电源柱时,该给定金属层中的电源柱被称为独立电源柱。由于电源柱在第一金属层中是独立的,因此在第一金属层中不使用任何电源轨。在一个实施方案中,第一金属层是竖直金属1(M1)层。与器件的电源连接是电源连接和接地参考连接之一。
在各个实施方案中,标准单元还在不同于第一金属层的第二金属层中使用多个独立的电源柱。第二金属层中的多个电源柱中的每个未连接至第二金属层中的多个电源柱中的另一个。因此,第二金属层中不使用电源轨。在一个实施方案中,第二金属层是竖直金属3(M3)层。在一些实施方案中,第二金属层中的多个独立电源柱中的每个的长度小于标准单元的高度。
在一些实施方案中,第二金属层中的一个或多个独立电源柱是单向信号布线。第二金属层中没有弯曲且没有L形的信号布线被称为单向布线。相反,第一金属层中具有弯曲和/或L形的信号布线被称为双向布线。双向布线会造成显著的片上面积损失。
在各个实施方案中,标准单元还在与第一金属层和第二金属层中的每个不同的第三金属层中使用多个独立的电源带。第三金属层中的多个电源带中的每个未连接到第三金属层中的多个电源带中的另一个。因此,在第三金属层中不使用电源轨。在一个实施方案中,第三金属层是水平金属2(M2)层。多个独立电源带中的每个将第一金属层中的多个独立电源柱中的一个连接到第二金属层中的多个独立电源柱中的一个。在一个实施方案中,每个独立的水平M2电源带将独立的竖直M1电源柱中的一个连接到独立的竖直M3电源柱中的一个。
在一个实施方案中,第二金属层中的多个独立电源柱中的一个或多个具有基于多个独立电源带的节距的长度。在一个示例中,第二金属层是竖直的M3层,并且独立的电源带使用水平M2层布线。在该示例中,竖直M3层中的一个或多个独立电源柱具有基于水平M2层中的独立电源带的节距的长度。在一些实施方案中,第一金属层中的多个独立电源柱中的一个或多个在标准单元中的器件的有效区域中从上到下布线,该标准单元提供了用于连接到独立电源带之一的多个位置。多个位置为标准单元的放置布线算法提供了灵活性。在一个实施方案中,每个独立电源带的布线不超过第一金属层中的一个独立电源柱和第二金属层中的一个独立电源柱之间。
由于第二金属层(诸如一个示例中的竖直M3层)中的电源柱是独立的,并且类似地,第三金属层(诸如水平M2层)中的电源带也是独立的,因此独立电源柱之间在竖直方向上形成间隙,并且独立电源带之间在水平方向上形成间隙。这些间隙在标准单元中为非电源信号布线提供了可用的空间。这些间隙减轻了标准单元中的任何信号布线拥塞。
参考图1,示出了标准单元布局100的俯视图的概括框图。此处,为了便于说明,在标准单元布局100中未示出有效区域。PMOS FETS(pfet)在标准单元布局100的顶部处,并且NMOS FETS(nfet)在标准单元布局100的底部处。在所示的实施方案中,标准单元布局100用于复杂的逻辑门。
在一些实施方案中,通过浸没式光刻技术、双重图案化技术、极紫外光刻(EUV)技术和定向自组装(DSA)光刻技术中的一种来制造标准单元布局100中的器件。在一些实施方案中,相比于其他技术,EUV技术在过孔和触点模块方面提供了更大的灵活性。
在各个实施方案中,标准单元布局100中的器件(晶体管)是非平面器件(晶体管)。非平面晶体管是半导体处理中用于减少短沟道效应的最新发展。三栅极晶体管、鳍式场效应晶体管(FET)和环绕栅极(gate all around,GAA)晶体管是非平面晶体管的示例。如图所示,标准单元布局100在竖直方向上使用金属栅极110,在竖直方向上使用沟槽硅化物触点120作为源极和漏极区域,在水平方向上使用金属0(M0或金属0)130作为局部互连,使用触点140用于将金属栅极110连接到金属0 130并且使用触点142用于将沟槽硅化物触点120连接到金属0 130。
布局100在顶部处使用一个三元组,用于通过水平金属0 130局部互连对三个水平信号布线进行布线。此外,布局100在底部处使用一个三元组,用于通过水平金属0 130局部互连布线三个水平信号布线。两个三元组之间存在间距,该间距可用于其他信号布线轨道。
在一些实施方案中,极紫外光刻(EUV)技术用于提供三元组中水平金属0 130布线的宽度和间距中的每个的分辨率。EUV技术使用极紫外波长来实现低于40纳米的分辨率。极紫外波长大约为13.5纳米。相对高温度和高密度的等离子体用于提供EUV光束。在其他实施方案中,定向自组装(DSA)光刻技术用于提供宽度和节距中的每个的分辨率。DSA技术利用材料的自组装性质来实现纳米级尺寸。
在其他实施方案中,通过浸没式光刻技术来设置三元组中的水平金属0 130布线的宽度和节距中的每个的分辨率。浸没式光刻在成像设备的透镜与晶片表面之间使用液体介质,诸如纯净水。之前,间隙空间只是空气。通过这种技术实现的分辨率是通过液体介质的折射率增加的成像设备的分辨率。在一些示例中,增加的分辨率落在80纳米以上。
在其他实施方案中,双重图案化技术用于提供三元组中水平金属0 130布线的宽度和节距中的每个的分辨率。双重图案化技术使用浸没式光刻***来限定分辨率在40纳米至80纳米之间的特征。使用自对准双重图案化(SADP)技术或光刻-蚀刻-光刻-蚀刻(LELE)技术中的任一种。双重图案化技术抵消了光学光刻中的衍射效应,当晶片上的特征的最小尺寸小于照射光源的193纳米波长时,会发生衍射。用于抵消光学光刻中的衍射效应的技术的其他示例是相移掩模、光学邻近校正(OPC)技术、光学设备改进和计算光刻。
当在浸没式光刻、双重图案化、EUV和DSA技术以及其他技术之间进行选择时,因为成本从浸没式光刻到EUV增加,所以需要考虑成本。但是,随着时间的推移,这些技术的成本也在调整,并且开发了更多的新技术来为三元组中的水平金属0 130布线的宽度和节距提供相对高的分辨率。因此,使用多种光刻技术中的一种来为宽度和节距提供相对高的分辨率。
宽度和节距的相对高的分辨率允许3个位置(有时可称为“命中点”或“斑点”)用于将触点放置在沟槽硅化物触点120和金属栅极110上。这三个位置提供了高效的信号和电源布线。例如,布局100顶部处的pfet可以接入三个用于触点的潜在位置,并且类似地,布局100底部处的nfet可以接入三个用于触点的潜在位置。用于触点的三个潜在位置提供的灵活性消除了使用其他金属互连(诸如竖直金属1或水平金属2)以及用于布线信号和电源的相应触点。
标准单元布局100还使用金属1(M1或金属1)150用于竖直方向的局部互连,并且使用过孔152用于将水平互连金属0 130连接到竖直互连金属1 150。布局100在顶部处使用电源引脚,并且在底部处使用接地引脚。如图所示,并未在金属0 130中的所有电源轨上使用布局100。顶部处的竖直金属1 150布线为创建电源连接提供了与水平金属2(M2或金属2)170的灵活连接。底部处的竖直金属1 150布线为创建接地连接提供了与金属2 170轨道的灵活连接。另外,过孔160用于将竖直金属1 150连接到水平金属2 170。如图所示,在布局100的四个角中的每个角均进行了这种连接。
参考图2,示出了标准单元布局200的俯视图的概括框图。前面描述的布局元件编号相同。与布局100相似,顶部处的电源连接和底部处的接地连接的柱位置在芯片级下是未固定的,并且可以在标准单元内部移动。此处,在布局200中,过孔160和任选的水平金属2170柱的放置与布局100中使用的放置不同。与在布局100中使用的放置(其中四个连接在外角附近)相比,过孔160提供的四个连接在布局200中更居中。金属1 150布线用于为电源和接地提供灵活的连接放置。
参考图3,示出了多单元布局300的俯视图的概括框图。使用变化类型的多个标准单元来创建阵列,并且布局300是连接到电网的所得阵列的布局。此处,为了便于说明,在多单元布局300中未示出有效区域和金属栅极。另外,为了便于说明,在多单元布局300中未示出金属栅极和水平金属0之间的触点,并且未示出信号布线。所示的竖直金属1和金属1下方的元件(例如,金属0、沟槽硅化物触点等)是相应标准单元的一部分。
多单元布局300将沟槽硅化物触点310用于竖直方向上的源极和漏极区域,将金属0(M0或金属0)320用于水平方向上的局部互连,将触点360用于将沟槽硅化物触点310连接到金属0 320,将金属1(M1或金属1)330用于竖直方向上的互连并且将过孔370用于将金属0320连接到金属1 330。
另外,多单元布局300将金属2(M2或金属2)340用于水平方向上的互连,并且将过孔372用于将金属1 330连接到金属2 340。此外,多单元布局300将金属3(M3或金属3)350用于竖直方向上的互连,并且将过孔374用于将金属2 340连接到金属3 350。如图所示,最上一行金属2 340用于连接来自部分第一标准单元的电源(VDD),该部分第一标准单元是上下翻转或镜像的。第二行金属2 340用于连接不同的第二标准单元的电源,该第二标准单元不是上下翻转的。第三行金属2 340用于使同一第二标准单元连接接地(GND或VSS),该第二标准单元不是上下翻转的。第四行金属2 340用于部分第三标准单元布局的接地连接,该部分第三标准单元布局是上下翻转或镜像的。
多单元布局300不使用金属0 320电源轨,因此避免了金属0 320的电迁移(EM)问题。电源和接地的连接被布线成从金属3 350到过孔374、到金属2 340、到过孔372、到金属1330、到过孔370、到金属0 320、到触点360,再到相应标准单元内的沟槽硅化物触点310。金属0 320的电源和接地连接不共享。除水平金属0 320和水平金属2 340中的独立电源带之外,多单元布局300在竖直金属1 330和竖直金属3 350中的每个中都使用独立的电源柱。当电源柱未连接到给定金属层中的多个电源柱中的另一个时,该给定金属层中的电源柱被称为独立电源柱。因此,在给定的金属层中没有使用任何电源轨。
在一个实施方案中,竖直金属3 350中的一个或多个独立电源柱的长度小于标准单元的高度。在一个实施方案中,竖直金属3 350中的一个或多个独立电源柱具有基于水平金属2 340中独立电源带的节距的长度。如图所示,除了水平金属0 320和水平金属2 340中的每个独立电源带之外,每个竖直金属1 330和竖直金属3 350中的每个独立电源柱都以单向布线进行布线。没有弯曲且没有L形的信号布线被称为单向布线。相反,具有弯曲和/或L形的信号布线被称为双向布线。双向布线会造成显著的片上面积损失。
现在转到图4,示出了多单元布局400的另一个俯视图的概括框图。前面描述的布局元件编号相同。此处,多单元布局400与多单元布局300相同,但是为了易于说明,仅示出了金属1 330、金属2 340、金属3 350和相应的过孔。事实上,仅显示了金属2 340的两条布线。一条布线用于电源连接,并且另一条布线用于接地连接。多单元布局400展示了用于在阵列中连接电源和接地的一个实施方案。
如图所示,在布线信号之前先进行电源和接地连接。使用金属2340将每个金属1330电源连接布线到最近的金属3 350柱。如图所示,顶部金属2 340电源带将金属1 330的电源布线连接到最近的金属3 350柱。类似地,使用金属2 340将每个金属1 330接地连接布线到最近的金属3 350柱。图4中所示的底部金属2 340接地带将金属1 330接地布线连接到最近的金属3 350柱。
在所示的实施方案中,金属3 350具有节距410,该节距指示一对竖直金属3 350柱相对于另一对竖直金属3 350柱的放置距离,其中金属3 350柱用于电源和接地连接。节距410也被称为网格410。设计人员使用各种因素来设置节距410,诸如工作电压、工作频率、每个金属3 350柱和过孔374的电流量限制等中的一个或多个。如图所示,用于电源和接地的每个金属3 350柱具有长度420,该长度为最小长度。在一些实施方案中,任何金属2 340电源或接地带的长度不超过节距410的宽度的一半,以便将金属2 340的长度限制为相对短的金属层长度。在其他实施方案中,除节距410的一半宽度以外的另一部分被选择作为任何金属2 340电源或接地带的极限。
用于电源和接地连接的每个相对短长度的金属1 330、金属2 340和金属3 350允许这些金属层比具有相对长长度的金属层承受更高的电流。用于电源和接地连接的相对短长度的金属层330、340和350提供了比具有相对长长度的金属层相对高的可靠性。相对短长度的金属层330、340和350也为这些金属层提供了Blech长度减轻。此外,相对短的竖直金属3 350柱比使用外侧共享电源轨的方法消耗更少的轨道。
此外,每个相对短长度的金属1 330、金属2 340和金属3 350为信号布线提供间隙以使用这些金属层,这可以或完全消除信号布线拥塞。用于电源和接地连接的相对短长度的金属层提供了布线沟道或轨道。因此,在用相对短的金属长度完成电源和接地连接之后再执行信号布线时,放置布线工具的布线器具有增加的灵活性。
参考图5,示出了多单元布局500的另一个俯视图的概括框图。前面描述的布局元件编号相同。此处,布局500与布局300和400相同。多单元布局500展示了用于在阵列中连接电源和接地的一个实施方案。为了便于说明,布局500仅示出了金属1 330、金属2 340、金属3 350和相应的过孔。除了用于其他电源和接地金属1 330短线或柱的电源和接地连接之外,布局500还使用来自布局400的电源和接地连接。
如前所述,在使用金属2 340将布线信号和每个金属1 330电源连接布线到最近的金属3 350柱之前完成电源和接地连接。类似地,使用金属2 340将每个金属1 330接地连接布线到最近的金属3 350柱。任何金属2 340电源或接地带的长度不超过节距410的给定分数,诸如节距410的一半,以便将金属2 340的长度限制为相对短的金属层长度。相对短长度的金属层330、340和350还为这些金属层提供了Blech长度减轻,并且为使用这些金属层的信号布线提供了间隙,这可以减轻或完全消除信号布线拥塞。在布局500中显示了金属2340和金属3 350的间隙的多个示例。由于电源和接地引脚是内侧金属1 330柱,而不是使用外侧轨,因此放置布线工具能够移动在金属2 340和金属3 350下的标准单元,而不是使标准单元具有固定位置。
现在转到图6,示出了多单元布局600的另一个俯视图的概括框图。前面描述的布局元件编号相同。多单元布局600与多单元布局300、400和500相同,但是布局600在间隙中具有额外的布线以减少电迁移(EM)问题和电压下降(IR降)问题。在各个实施方案中,在放置布线工具完成或几乎完成电源和接地连接的布线之后或者在对信号的布线结束时,放置布线工具增加额外的金属层以便提高发现潜在的电迁移问题的区域中的可靠性。
现在转到图7,示出了多单元布局700的另一个俯视图的概括框图。前面描述的布局元件编号相同。多单元布局700与多单元布局300、400和500相同,但是布局700突出了布线器的选择。电源金属3 350柱的长度增加以允许使用两个金属2 340轨道。放置布线工具可以选择使用在电源轨道上方或下方并排的信号轨道。信号轨道在用于电源连接的金属3350柱上将没有过孔374。如果信号轨道在电源轨道之上,则电源金属3 350柱的长度增加。在一些实施方案中,首先创建金属2 340轨道,然后使其移动,如果是确定的,则更好。可替代地,在完成布线后添加金属2 340轨道。在一些实施方案中,当完成布线时,通过放置布线工具去除两个金属2 340轨道之一。金属3 350柱的额外长度为放置布线工具提供了更大的布线灵活性。类似地,接地金属3 350柱也可以使用相同的概念。
现在转到图8,示出了多单元布局800的另一个俯视图的概括框图。前面描述的布局元件编号相同。多单元布局800与多单元布局700相同,但是布局800突出了不同的布线器选择。电源金属3 350柱的长度增加,并且电源金属1 330柱的长度也增加以允许使用三个金属2 340轨道。放置布线工具可以选择使用在电源轨道上方或下方并排的信号轨道。信号轨道在用于电源连接的金属3 350柱上将没有过孔374。在增加电源金属1 330柱的长度之前,要验证电压(IR)下降和时序的设计规则。
因此,放置布线工具放置金属3 350电源和接地柱,然后放置用于标准单元的金属1 330电源和接地柱。之后,在信号布线过程中,放置布线工具有时想要已被电源或接地连接占用的轨道。借助在布局700和800中所示技术所提供的灵活性,放置布线工具可以使电源和接地连接向上或向下凸起,以便将特定的先前占用的轨道用于给定的信号布线。尽管在布局800中示出了三个轨道,但是在其他实施方案中,大于三个的其他数量的轨道是可行的并且设想到用于变得可用并且增加放置布线工具的灵活性。类似地,接地金属3 350柱也可以使用相同的概念。
参考图9,示出了多单元布局900的另一个俯视图的概括框图。前面描述的布局元件编号相同。多单元布局900与多单元布局800相同,但是布局900突出了不同的布线器选择。在接地金属2 340轨道上放置了额外的一对接地金属3 350柱。放置布线工具可以选择在所示的两个可用对中的任意一对上放置接地连接或信号布线。
使用在布局300至900中所示和如上所述的技术的电网架构消除了电源轨下的单元放置限制,减少了用于电网的导线布线,并减少了用于电网的轨道数量,提供了增加的布线效率和引脚接入,提供了更小的布线设计,通过利用提供的基于Blech长度的导线释放和允许的柱布线固定减少了电迁移(EM)风险和坏点,并允许电网微动(这在特定位置提供用于信号布线的轨道)。因此,使用在布局300至900中所示和如上所述的技术的电网架构避免了节距限定的固定位置电源和接地竖直柱和水平带,避免了金属0至金属3层中的相对长导线,避免了使用外侧共享电源轨,并且避免了由于金属1和金属2层的阻塞而导致标准单元放置限制。由于使用极紫外光刻(EUV)技术和其他光刻技术将标准单元中使用的宽度和节距减小到5纳米及以下,因此上述电网架构技术提供了上述效益,并减少了以上列举的问题。
现在参考图10,示出了用于为标准单元创建布局电网连接的方法1000的一个实施方案。为了讨论的目的,按顺序示出了本实施方案中的步骤。然而,在其他实施方案中,一些步骤以与所示的顺序不同的顺序而发生,一些步骤同时执行,一些步骤与其他步骤组合,并且一些步骤不存在。
单向轨道被用于多个电源竖直金属3层轨道和电源水平金属2轨道中的每个(框1002)。没有弯曲且没有L形的金属层轨道以及因此在轨道内的布线被称为单向轨道和单向布线。具有弯曲和/或L形的金属层轨道以及因此在轨道内的布线被称为双向轨道和双向布线。双向布线会造成显著的片上面积损失。
多个竖直金属3层柱中的每个以基于电源水平金属2层带的节距的最小长度布线(框1004)。未彼此连接的多个电源竖直金属3层柱放置在标准单元中的电源金属3层轨道内(框1006)。因此,在竖直金属3轨道中产生间隙,这些间隙可用于信号金属3布线。
用于电源连接或接地连接的一个或多个竖直金属1柱在有效区域中从上到下布线,从而允许将多个位置用于连接到多个电源水平金属2层带之一(框1008)。多个位置为标准单元的放置布线算法提供了灵活性。多个电源水平金属2层带被放置在电源金属2层轨道内,用于将电源竖直金属3层柱连接到竖直电源金属1柱,而无需使至少两个电源水平金属2层带彼此连接(框1010)。因此,在水平金属2轨道中产生间隙,这些间隙可用于信号金属2布线。类似于在竖直方向上产生的间隙,这些间隙减轻了标准单元中的任何信号布线拥塞。
应注意,上述一个或多个实施方案包括软件。在此类实施方案中,实施所述方法和/或机制的程序指令被传送或存储在计算机可读介质上。被配置为存储程序指令的许多类型的介质都是可获得的并且包括硬盘、软盘、CD-ROM、DVD、快闪存储器、可编程ROM(PROM)、随机存取存储器(RAM)以及各种其他形式的易失性或非易失性存储装置。一般而言,计算机可访问存储介质包括在使用期间计算机可访问以向计算机提供指令和/或数据的任何存储介质。例如,计算机可访问存储介质包括诸如磁性或光学介质等存储介质,所述磁性或光学介质例如磁盘(固定或可移动磁盘)、磁带、CD-ROM或DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW或蓝光。存储介质还包括可经由易失性或非易失性存储介质,诸如RAM(例如,同步动态RAM(SDRAM)、双倍数据速率(DDR、DDR2、DDR3等)、SDRAM、低功耗DDR(LPDDR2等)、SDRAM、Rambus DRAM(RDRAM)、静态RAM(SRAM)等)、ROM、快闪存储器、经由诸如通用串行总线(USB)接口等的***接口访问的非易失性存储器(例如,快闪存储器)等。存储介质包括微机电***(MEMS)以及可经由通信介质(诸如网络和/或无线链路)访问的存储介质。
另外,在各个实施方案中,程序指令包括以高级编程语言(诸如C)或设计语言(HDL)(诸如Verilog、VHDL)或数据库格式(诸如GDS II流格式(GDSII))对硬件功能性的行为级描述或寄存器传送级(RTL)描述。在一些情况下,所述描述被综合工具读取,所述综合工具综合所述描述以从综合库产生包括一系列门的网表。所述网表包括门的集合,所述门还表示包括所述***的硬件的功能性。所述网表然后被放置和路由以产生描述要应用于掩模的几何形状的数据集。所述掩模然后用于各种半导体制造步骤以产生与所述***相对应的一个或多个半导体电路。可选地,根据需要,计算机可访问存储介质上的指令是网表(有或没有综合库)或数据集。另外,所述指令用于由诸如 和Mentor等供应商的基于硬件的类型的仿真器进行仿真的目的。
尽管已相当详细地描述了以上实施方案,但是一旦完全了解以上公开内容,各种改变和修改对所属领域技术人员将会变为显而易见。期望将随附权利要求解释为涵盖所有此类变化和修改。
Claims (17)
1.一种用于标准单元的电网布局,其包括:
第一金属层中的彼此不连接的第一多个独立电源柱,所述第一多个独立电源柱以单向布线进行布线,所述第一多个独立电源柱中的每个提供与所述标准单元内的器件的电源连接;
与所述第一金属层不同的第二金属层中的彼此不连接的第二多个独立电源柱,所述第二多个独立电源柱以单向布线进行布线,所述第二多个独立电源柱中的每个具有小于所述标准单元的高度的长度;以及
与所述第一金属层和所述第二金属层中的每个不同的第三金属层中的彼此不连接的多个独立电源带,所述多个独立电源带以单向布线进行布线,所述多个独立电源带中的每个将所述第一多个独立电源柱中的一个连接到所述第二多个独立电源柱中的一个,
其中在包括电源柱或电源带的每个金属层的轨道中形成间隙,其中所述间隙在具有所述间隙的每个金属层内提供额外的非电源信号布线。
2.根据权利要求1所述的电网布局,其中所述多个独立电源带中的每个被布线不超过所述第一多个独立电源柱中的一个与所述第二多个独立电源柱中的一个之间。
3.根据权利要求1所述的电网布局,其中所述第二多个独立电源柱中的每个的长度是基于所述多个独立电源带的节距的最小长度。
4.根据权利要求1所述的电网布局,其中所述第一金属层是竖直金属1层,所述第二金属层是竖直金属3层,并且所述第三金属层是水平金属2层。
5.根据权利要求4所述的电网布局,其中所述第一多个独立电源柱中的一个或多个在器件的有效区域中从上到下布线。
6.根据权利要求4所述的电网布局,其中共享同一竖直金属3层轨道的所述第二多个独立电源柱中的至少两个之间在所述竖直金属3层轨道中具有在所述金属3层中的非电源信号布线。
7.根据权利要求4所述的电网布局,其中在金属0层中的多个独立电源带中的一个或多个被布线不超过用于栅极连接的沟槽硅化物触点与所述第一多个独立电源柱中的一个之间。
8.根据权利要求1所述的电网布局,其中到所述器件的所述电源连接是电源供应连接和接地参考连接中的一个。
9.一种用于为标准单元创建布局电网连接的方法,其包括:
在第一金属层中放置彼此不连接的第一多个独立电源柱,所述第一多个独立电源柱以单向布线进行布线,所述第一多个独立电源柱中的每个提供与所述标准单元内的器件的电源连接;
在与所述第一金属层不同的第二金属层中放置彼此不连接的第二多个独立电源柱,所述第二多个独立电源柱以单向布线进行布线,所述第二多个独立电源柱中的每个具有小于所述标准单元的高度的长度;以及
在与所述第一金属层和所述第二金属层中的每个不同的第三金属层中放置彼此不连接的多个独立电源带,所述多个独立电源带以单向布线进行布线,所述多个独立电源带中的每个将所述第一多个独立电源柱中的一个连接到所述第二多个独立电源柱中的一个,
其中在包括电源柱或电源带的每个金属层的轨道中形成间隙,其中所述间隙在具有所述间隙的每个金属层内提供额外的非电源信号布线。
10.根据权利要求9所述的方法,其还包括对所述多个独立电源带中的每个进行布线不超过所述第一多个独立电源柱中的一个与所述第二多个独立电源柱中的一个之间。
11.根据权利要求9所述的方法,其还包括以基于所述多个独立电源带的节距的最小长度对所述第二多个独立电源柱中的每个进行布线。
12.根据权利要求9所述的方法,其中所述第一金属层是竖直金属1层,所述第二金属层是竖直金属3层,并且所述第三金属层是水平金属2层。
13.一种存储多个指令的非暂时性计算机可读存储介质,所述指令在被计算机执行时生成用于标准单元的集成电路布局,所述集成电路布局包括:
第一金属层中的彼此不连接的第一多个独立电源柱,所述第一多个独立电源柱以单向布线进行布线,所述第一多个独立电源柱中的每个提供与所述标准单元内的器件的电源连接;
与所述第一金属层不同的第二金属层中的彼此不连接的第二多个独立电源柱,所述第二多个独立电源柱以单向布线进行布线,所述第二多个独立电源柱中的每个具有小于所述标准单元的高度的长度;以及
与所述第一金属层和所述第二金属层中的每个不同的第三金属层中的彼此不连接的多个独立电源带,所述多个独立电源带以单向布线进行布线,所述多个独立电源带中的每个将所述第一多个独立电源柱中的一个连接到所述第二多个独立电源柱中的一个,
其中在包括电源柱或电源带的每个金属层的轨道中形成间隙,其中所述间隙在具有所述间隙的每个金属层内提供额外的非电源信号布线。
14.根据权利要求13所述的非暂时性计算机可读存储介质,其中所述多个独立电源带中的每个被布线不超过所述第一多个独立电源柱中的一个与所述第二多个独立电源柱中的一个之间。
15.根据权利要求13所述的非暂时性计算机可读存储介质,其中所述第二多个独立电源柱中的每个的长度是基于所述多个独立电源带的节距的最小长度。
16.根据权利要求13所述的非暂时性计算机可读存储介质,其中所述第一金属层是竖直金属1层,所述第二金属层是竖直金属3层,并且所述第三金属层是水平金属2层。
17.根据权利要求16所述的非暂时性计算机可读存储介质,其中在金属0层中的多个独立电源带中的一个或多个被布线不超过用于栅极连接的沟槽硅化物触点与所述第一多个独立电源柱中的一个之间。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762492705P | 2017-05-01 | 2017-05-01 | |
US62/492,705 | 2017-05-01 | ||
US15/636,278 | 2017-06-28 | ||
US15/636,278 US11347925B2 (en) | 2017-05-01 | 2017-06-28 | Power grid architecture and optimization with EUV lithography |
PCT/US2018/029760 WO2018204179A1 (en) | 2017-05-01 | 2018-04-27 | Power grid architecture and optimization with euv lithography |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110582767A CN110582767A (zh) | 2019-12-17 |
CN110582767B true CN110582767B (zh) | 2024-07-05 |
Family
ID=63916711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880029095.6A Active CN110582767B (zh) | 2017-05-01 | 2018-04-27 | 利用euv光刻的电网架构和优化 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11347925B2 (zh) |
EP (1) | EP3619630A1 (zh) |
JP (1) | JP7193474B2 (zh) |
KR (1) | KR102531028B1 (zh) |
CN (1) | CN110582767B (zh) |
WO (1) | WO2018204179A1 (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11211330B2 (en) | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
US10509878B1 (en) * | 2017-08-28 | 2019-12-17 | Cadence Design Systems, Inc. | Systems and methods for routing track assignment |
US10867102B2 (en) * | 2018-06-28 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Inverted pitch IC structure, layout method, and system |
US10796061B1 (en) * | 2019-08-29 | 2020-10-06 | Advanced Micro Devices, Inc. | Standard cell and power grid architectures with EUV lithography |
US11449116B2 (en) * | 2019-09-26 | 2022-09-20 | Arm Limited | Power grid porosity techniques |
KR20210049252A (ko) | 2019-10-24 | 2021-05-06 | 삼성전자주식회사 | 반도체 소자 |
US11710733B2 (en) * | 2020-03-03 | 2023-07-25 | Qualcomm Incorporated | Vertical power grid standard cell architecture |
US11290109B1 (en) * | 2020-09-23 | 2022-03-29 | Qualcomm Incorporated | Multibit multi-height cell to improve pin accessibility |
US11652050B2 (en) | 2020-12-28 | 2023-05-16 | Advanced Micro Devices, Inc. | Inset power post and strap architecture with reduced voltage droop |
US11663389B2 (en) * | 2021-04-16 | 2023-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit layout |
US11929325B2 (en) * | 2021-08-18 | 2024-03-12 | Qualcomm Incorporated | Mixed pitch track pattern |
US20230092184A1 (en) * | 2021-09-23 | 2023-03-23 | Advanced Micro Devices, Inc. | Standard cell design architecture for reduced voltage droop utilizing reduced contacted gate poly pitch and dual height cells |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609242B1 (en) * | 2001-07-20 | 2003-08-19 | Hewlett-Packard Development Company, L.P. | Automated creation of power distribution grids for tiled cell arrays in integrated circuit designs |
Family Cites Families (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4851892A (en) | 1987-09-08 | 1989-07-25 | Motorola, Inc. | Standard cell array having fake gate for isolating devices from supply voltages |
JPH0727968B2 (ja) * | 1988-12-20 | 1995-03-29 | 株式会社東芝 | 半導体集積回路装置 |
JP3224907B2 (ja) | 1993-06-08 | 2001-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3093692B2 (ja) * | 1996-09-12 | 2000-10-03 | 松下電器産業株式会社 | 半導体集積回路,その設計方法及び記録媒体 |
US6349401B2 (en) * | 1996-09-12 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio |
US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
US6100101A (en) | 1998-10-27 | 2000-08-08 | Advanced Micro Devices Inc. | Sensitive technique for metal-void detection |
US7225423B2 (en) * | 2000-06-30 | 2007-05-29 | Zenasis Technologies, Inc. | Method for automated design of integrated circuits with targeted quality objectives using dynamically generated building blocks |
AU2002305806A1 (en) * | 2001-06-01 | 2002-12-16 | Virtual Silicon Technology, Inc. | Integrated circuit design with library cells |
DE10303926B4 (de) | 2003-01-31 | 2005-01-05 | Advanced Micro Devices, Inc., Sunnyvale | Verbesserte Technik zur Herstellung von Kontakten für vergrabene dotierte Gebiete in einem Halbleiterelement |
KR100532464B1 (ko) * | 2003-08-28 | 2005-12-01 | 삼성전자주식회사 | 액티브를 이용한 반도체 셀의 전원선 레이아웃 |
JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7388244B2 (en) | 2005-09-22 | 2008-06-17 | International Business Machines Corporation | Trench metal-insulator-metal (MIM) capacitors and method of fabricating same |
DE102006027178A1 (de) | 2005-11-21 | 2007-07-05 | Infineon Technologies Ag | Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US7737482B2 (en) | 2006-10-05 | 2010-06-15 | International Business Machines Corporation | Self-aligned strap for embedded trench memory on hybrid orientation substrate |
JP4361569B2 (ja) * | 2007-01-29 | 2009-11-11 | 株式会社リコー | スタンダードセルまたはマクロセルを含む半導体集積回路 |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
KR101146201B1 (ko) * | 2007-03-29 | 2012-05-24 | 후지쯔 가부시끼가이샤 | 용량 셀, 집적회로, 집적회로 설계 방법 및 집적회로 제조 방법 |
TWI376615B (en) * | 2008-01-30 | 2012-11-11 | Realtek Semiconductor Corp | Power mesh managing method utilized in an integrated circuit |
US8051401B2 (en) * | 2008-10-15 | 2011-11-01 | Arm Limited | Post-routing power supply modification for an integrated circuit |
US20100127333A1 (en) | 2008-11-21 | 2010-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | novel layout architecture for performance enhancement |
US8513978B2 (en) | 2011-03-30 | 2013-08-20 | Synopsys, Inc. | Power routing in standard cell designs |
US8451026B2 (en) | 2011-05-13 | 2013-05-28 | Arm Limited | Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells |
US8564030B2 (en) | 2011-06-10 | 2013-10-22 | Advanced Micro Devices | Self-aligned trench contact and local interconnect with replacement gate process |
US8595661B2 (en) | 2011-07-29 | 2013-11-26 | Synopsys, Inc. | N-channel and p-channel finFET cell architecture |
US8561003B2 (en) | 2011-07-29 | 2013-10-15 | Synopsys, Inc. | N-channel and P-channel finFET cell architecture with inter-block insulator |
US20150048425A1 (en) | 2011-10-07 | 2015-02-19 | Baysand Inc. | Gate array architecture with multiple programmable regions |
US8716124B2 (en) | 2011-11-14 | 2014-05-06 | Advanced Micro Devices | Trench silicide and gate open with local interconnect with replacement gate process |
US9355910B2 (en) | 2011-12-13 | 2016-05-31 | GlobalFoundries, Inc. | Semiconductor device with transistor local interconnects |
US8694945B2 (en) * | 2011-12-20 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Automatic place and route method for electromigration tolerant power distribution |
US10424580B2 (en) | 2011-12-23 | 2019-09-24 | Intel Corporation | Semiconductor devices having modulated nanowire counts |
US8809184B2 (en) | 2012-05-07 | 2014-08-19 | Globalfoundries Inc. | Methods of forming contacts for semiconductor devices using a local interconnect processing scheme |
US8901615B2 (en) | 2012-06-13 | 2014-12-02 | Synopsys, Inc. | N-channel and P-channel end-to-end finfet cell architecture |
JP5820412B2 (ja) | 2013-03-08 | 2015-11-24 | 株式会社東芝 | 半導体集積回路 |
US9026977B2 (en) | 2013-08-16 | 2015-05-05 | Globalfoundries Inc. | Power rail layout for dense standard cell library |
US8999779B2 (en) | 2013-09-06 | 2015-04-07 | International Business Machines Corporation | Locally raised epitaxy for improved contact by local silicon capping during trench silicide processings |
US9397004B2 (en) * | 2014-01-27 | 2016-07-19 | GlobalFoundries, Inc. | Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings |
US9367660B2 (en) | 2014-03-18 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Electromigration-aware layout generation |
US9553028B2 (en) * | 2014-03-19 | 2017-01-24 | Globalfoundries Inc. | Methods of forming reduced resistance local interconnect structures and the resulting devices |
JP2014112745A (ja) | 2014-03-27 | 2014-06-19 | Renesas Electronics Corp | 半導体装置 |
US9305633B2 (en) | 2014-04-17 | 2016-04-05 | Stmicroelectronics International N.V. | SRAM cell and cell layout method |
US9887209B2 (en) | 2014-05-15 | 2018-02-06 | Qualcomm Incorporated | Standard cell architecture with M1 layer unidirectional routing |
US9400862B2 (en) | 2014-06-23 | 2016-07-26 | Synopsys, Inc. | Cells having transistors and interconnects including nanowires or 2D material strips |
US9361418B2 (en) | 2014-06-23 | 2016-06-07 | Synopsys, Inc. | Nanowire or 2D material strips interconnects in an integrated circuit cell |
US9431383B2 (en) | 2014-07-22 | 2016-08-30 | Samsung Electronics Co., Ltd. | Integrated circuit, semiconductor device based on integrated circuit, and standard cell library |
US9460259B2 (en) | 2014-08-22 | 2016-10-04 | Samsung Electronics Co., Ltd. | Methods of generating integrated circuit layout using standard cell library |
US9406616B2 (en) | 2014-12-05 | 2016-08-02 | Globalfoundries Inc. | Merged source/drain and gate contacts in SRAM bitcell |
KR102352153B1 (ko) | 2015-03-25 | 2022-01-17 | 삼성전자주식회사 | 집적회로 장치 및 이의 제조 방법 |
US9502351B1 (en) | 2015-09-15 | 2016-11-22 | Qualcomm Incorporated | Multiple split rail standard cell library architecture |
US9923078B2 (en) | 2015-10-30 | 2018-03-20 | International Business Machines Corporation | Trench silicide contacts with high selectivity process |
US9659939B1 (en) | 2015-11-30 | 2017-05-23 | International Business Machines Corporation | Integrated circuit having MIM capacitor with refractory metal silicided strap and method to fabricate same |
US9589847B1 (en) | 2016-02-18 | 2017-03-07 | International Business Machines Corporation | Metal layer tip to tip short |
US9818651B2 (en) | 2016-03-11 | 2017-11-14 | Globalfoundries Inc. | Methods, apparatus and system for a passthrough-based architecture |
EP3229270A1 (en) * | 2016-04-06 | 2017-10-11 | IMEC vzw | Integrated circuit power distribution network |
US20170323902A1 (en) | 2016-05-06 | 2017-11-09 | Globalfoundries Inc. | Method, apparatus, and system for improved cell design having unidirectional metal layout architecture |
US10236302B2 (en) | 2016-06-22 | 2019-03-19 | Qualcomm Incorporated | Standard cell architecture for diffusion based on fin count |
US9704995B1 (en) | 2016-09-20 | 2017-07-11 | Advanced Micro Devices, Inc. | Gate all around device architecture with local oxide |
US11189569B2 (en) | 2016-09-23 | 2021-11-30 | Advanced Micro Devices, Inc. | Power grid layout designs for integrated circuits |
US9881926B1 (en) * | 2016-10-24 | 2018-01-30 | International Business Machines Corporation | Static random access memory (SRAM) density scaling by using middle of line (MOL) flow |
US9837398B1 (en) | 2016-11-23 | 2017-12-05 | Advanced Micro Devices, Inc. | Metal track cutting in standard cell layouts |
US10242946B2 (en) | 2017-01-27 | 2019-03-26 | Globalfoundries Inc. | Circuit design having aligned power staples |
US10658292B2 (en) * | 2017-04-24 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Metal patterning for internal cell routing |
US11211330B2 (en) | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
US11139385B2 (en) * | 2018-05-17 | 2021-10-05 | International Business Machines Corporation | Interface-less contacts to source/drain regions and gate electrode over active portion of device |
-
2017
- 2017-06-28 US US15/636,278 patent/US11347925B2/en active Active
-
2018
- 2018-04-27 JP JP2019559371A patent/JP7193474B2/ja active Active
- 2018-04-27 WO PCT/US2018/029760 patent/WO2018204179A1/en unknown
- 2018-04-27 EP EP18724699.6A patent/EP3619630A1/en active Pending
- 2018-04-27 KR KR1020197034801A patent/KR102531028B1/ko active IP Right Grant
- 2018-04-27 CN CN201880029095.6A patent/CN110582767B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609242B1 (en) * | 2001-07-20 | 2003-08-19 | Hewlett-Packard Development Company, L.P. | Automated creation of power distribution grids for tiled cell arrays in integrated circuit designs |
Also Published As
Publication number | Publication date |
---|---|
KR102531028B1 (ko) | 2023-05-10 |
WO2018204179A1 (en) | 2018-11-08 |
KR20200003004A (ko) | 2020-01-08 |
US20180314785A1 (en) | 2018-11-01 |
EP3619630A1 (en) | 2020-03-11 |
CN110582767A (zh) | 2019-12-17 |
JP2020518916A (ja) | 2020-06-25 |
US11347925B2 (en) | 2022-05-31 |
JP7193474B2 (ja) | 2022-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110582767B (zh) | 利用euv光刻的电网架构和优化 | |
CN110692137B (zh) | 用于5纳米及以上的标准单元布局架构和绘图样式 | |
CN114586152B (zh) | 采用euv光刻的标准单元和电网架构 | |
US20210406439A1 (en) | Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level | |
US10438937B1 (en) | Metal zero contact via redundancy on output nodes and inset power rail architecture | |
US11652050B2 (en) | Inset power post and strap architecture with reduced voltage droop | |
CN117999651A (zh) | 用于利用减小的接触栅极多晶硅间距和双高度单元来减小电压降的标准单元设计架构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |