CN110429022B - 晶背减薄的方法 - Google Patents

晶背减薄的方法 Download PDF

Info

Publication number
CN110429022B
CN110429022B CN201910721460.6A CN201910721460A CN110429022B CN 110429022 B CN110429022 B CN 110429022B CN 201910721460 A CN201910721460 A CN 201910721460A CN 110429022 B CN110429022 B CN 110429022B
Authority
CN
China
Prior art keywords
semiconductor wafer
wafer
back surface
grinding
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910721460.6A
Other languages
English (en)
Other versions
CN110429022A (zh
Inventor
余兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN201910721460.6A priority Critical patent/CN110429022B/zh
Publication of CN110429022A publication Critical patent/CN110429022A/zh
Application granted granted Critical
Publication of CN110429022B publication Critical patent/CN110429022B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02013Grinding, lapping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02016Backside treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明提供一种晶背减薄的方法,所述方法包括如下步骤:提供一半导体晶圆,所述半导体晶圆具有一背面;对所述半导体晶圆的背面进行研磨,以减薄所述半导体晶圆及初步改善所述半导体晶圆背面的平整度及粗糙度;在所述半导体晶圆的背面形成氧化物钝化层;对所述半导体晶圆背面继续进行化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度及使所述半导体晶圆的背面的平整度及粗糙度达到预设值。本发明优点是,在减薄晶圆的过程中采用机械研磨的工艺,并未采用酸式蚀刻,且在进行化学机械研磨之前形成氧化物钝化层,能够明显改善半导体晶圆的晶背的平整度及粗糙度,得到高品质的半导体晶圆。

Description

晶背减薄的方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体晶圆的晶背减薄的方法。
背景技术
晶背减薄是存储器芯片和背照式图像传感器芯片的必要工艺。传统的晶背减薄工艺通常包含如下步骤:机械研磨、第一道酸式蚀刻、化学机械研磨、第二道酸式蚀刻。
可见,传统工艺采用多道酸式蚀刻。其中酸式蚀刻的蚀刻液采用较昂贵的化学混合溶液,成本较高,而且生产周期长。并且,完成减薄后的晶背容易在空气中氧化,产生质量较差且不可控的二氧化硅钝化膜,在后续的工艺中必须用稀释的HF溶液蚀刻掉二氧化硅钝化膜,再重新生长质量较好的钝化膜,其工艺繁复,不利于降低成本。
发明内容
本发明所要解决的技术问题是,提供一种晶背减薄的方法,其能够得到高品质的半导体晶圆。
为了解决上述问题,本发明提供了一种晶背减薄的方法,其包括如下步骤:提供一半导体晶圆,所述半导体晶圆具有一背面;对所述半导体晶圆的背面进行研磨,以减薄所述半导体晶圆及初步改善所述半导体晶圆背面的平整度及粗糙度;在所述半导体晶圆的背面形成氧化物钝化层;对所述半导体晶圆背面继续进行化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的背面的平整度及粗糙度达到预设值。
进一步,对所述半导体晶圆的背面进行研磨的步骤为对所述半导体晶圆背面进行机械精细研磨。
进一步,对所述半导体晶圆的背面进行精细研磨的步骤后,所述半导体晶圆的背面的厚度为10~20微米。
进一步,在对所述半导体晶圆背面进行机械精细研磨的步骤之前,还包括一初步减薄所述半导体晶圆的步骤:对所述半导体晶圆背面进行机械研磨,使所述半导体晶圆的背面减薄至一第一厚度。
进一步,对所述半导体晶圆背面进行化学机械研磨的步骤包括如下步骤:对所述半导体晶圆背面进行第一次化学机械研磨,去除所述氧化物钝化层及减薄所述半导体晶圆;对所述半导体晶圆背面进行第二次化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的背面的平整度及粗糙度达到预设值。
进一步,在进行第二次化学机械研磨时,添加强氧化剂,所述强氧化剂作用于所述半导体晶圆背面,以使所述半导体晶圆的背面的平整度及粗糙度达到预设值。
进一步,所述强氧化剂添加在化学机械研磨的研磨剂中,或者所述强氧化剂喷涂在化学机械研磨的研磨垫上。
进一步,所述氧化物钝化层的厚度为
Figure BDA0002157376150000021
进一步,在所述半导体晶圆的背面形成氧化物钝化层的方法为:向所述半导体晶圆的背面通入氧气,所述氧气作用于所述半导体晶圆的背面而形成所述氧化物钝化层。
进一步,所述半导体晶圆为一器件晶圆,所述背面为所述器件晶圆未设置金属布线的表面,在对所述半导体晶圆的背面进行研磨的步骤之前,还包括一键合的步骤:将一载体晶圆与所述器件晶圆键合,所述器件晶圆设置有金属布线的表面与所述载体晶圆键合。
本发明的优点在于,在进行化学机械研磨之前,在所述半导体晶圆的背面形成氧化物钝化层,随着氧化物钝化层的生长,半导体晶圆的背面的变形或微裂纹会长到氧化物钝化层内,在后续去除氧化物钝化层的工艺中,半导体晶圆的背面的变形或微裂纹与氧化物钝化层同时被去除,从而改善半导体晶圆的背面的平整度及粗糙度,提高半导体晶圆的品质,得到高质量的半导体晶圆。
附图说明
图1是本发明晶背减薄的方法的一具体实施方式的步骤示意图;
图2A~图2F是本发明晶背减薄的方法的一具体实施方式的工艺流程图;
图3A~图3D是本发明半导体晶圆背面的变形及微裂纹被去除的原理说明。
具体实施方式
下面结合附图对本发明提供的一种晶背减薄的方法的具体实施方式做详细说明。
图1是本发明晶背减薄的方法的一具体实施方式的步骤示意图。请参阅图1,所述晶背减薄的方法包括如下步骤:步骤S10,提供一半导体晶圆,所述半导体晶圆具有一背面;步骤S20,对所述半导体晶圆的背面进行研磨,以减薄所述半导体晶圆及初步改善所述半导体晶圆背面的平整度及粗糙度;步骤S30,在所述半导体晶圆的背面形成氧化物钝化层;步骤S40,对所述半导体晶圆背面继续进行化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的背面的平整度及粗糙度达到预设值。
图2A~图2F是本发明晶背减薄的方法的一具体实施方式的工艺流程图。
请参阅步骤S10及图2A,提供一半导体晶圆200,所述半导体晶圆200具有一背面200A。
所述半导体晶圆200可以为载体晶圆,也可以为器件晶圆。在本具体实施方式中,所述半导体晶圆200为一器件晶圆,所述器件晶圆内设置有光电器件或存储器件210,在所述器件晶圆的一表面设置有金属布线220,所述背面200A为所述器件晶圆未设置金属布线220的表面。
可选地,在本具体实施方式中,在进行步骤S20之前,还进行如下键合的步骤:
请参阅步骤S11及图2B,将一载体晶圆201与所述半导体晶圆200键合,所述半导体晶圆200设置有金属布线的表面为键合面与所述载体晶圆201键合。其中,键合方法本领域的常规方法。
请参阅步骤S20及图2C,对所述半导体晶圆200的背面200A进行研磨,以减薄所述半导体晶圆200及初步改善所述半导体晶圆背面200A的平整度及粗糙度。
其中,对所述半导体晶圆200的背面200A进行研磨包括但不限于对所述半导体晶圆200的背面200A进行机械精细研磨。在该步骤中,用传统的机械研磨工艺,采取精细研磨的方式将半导体晶圆200的背面200A减薄到至一预设厚度,所述预设厚度的范围可以为10~20微米。在该步骤中,精细研磨采用表面较细腻而且接触面更小的研磨头,其能够改善半导体晶圆背面的平整度和粗糙度,则该步骤能够在快速地将半导体晶圆背面研磨到合适的厚度的同时,初步改善半导体晶圆背面的平整度和粗糙度。
该步骤采用传统的机械研磨工艺,相较于现有的通过酸式刻蚀改善半导体晶圆背面的平整度及粗糙度而言,工艺简单,而且成本能够大大降低。
可选地,在本具体实施方式中,在进行步骤S20的机械精细研磨之前,所述晶背减薄的方法还包括一初步减薄的步骤:对所述半导体晶圆200背面进行机械研磨,使所述半导体晶圆200的背面200A减薄至一第一厚度。在该步骤中,采用传统的机械研磨工艺对所述半导体晶圆200的背面200A进行粗磨,以快速地将半导体晶圆背面减薄至合适的厚度,以利于后续工艺的进行。优选地,在本具体实施方式中,经粗磨后,所述第一厚度范围为30~40微米。该第一厚度较传统的晶背减薄工艺中机械研磨后的半导体晶圆的背面的厚度大,以便于为后续的精细研磨步骤留有足够的工艺窗口。
请参阅步骤S30及图2D,在所述半导体晶圆200的背面200A形成氧化物钝化层230。所述氧化物钝化层230用于改善所述半导体晶圆背面200A的变形及微裂纹。
在本具体实施方式中,所述半导体晶圆200为硅晶圆,则形成的氧化物钝化层230为二氧化硅。优选地,在本具体实施方式中,在所述半导体晶圆200的背面200A形成氧化物钝化层230的方法为:向所述半导体晶圆的背面通入氧气,所述氧气作用于所述半导体晶圆的背面200A而形成所述氧化物钝化层230。在该步骤中,采用氧气氧化形成的氧化物钝化层致密度高,能够形成高质量的氧化物钝化层。优选地,所述氧化物钝化层230的厚度为
Figure BDA0002157376150000051
以在能够改善所述半导体晶圆背面200A的变形及微裂纹的同时而不影响所述半导体晶圆背面200A的结构。
请参阅步骤S40,对所述半导体晶圆背面200A继续进行化学机械研磨,使所述半导体晶圆200的晶背减薄至预设厚度及使所述半导体晶圆的背面200A的平整度及粗糙度达到预设值。
其中,在本具体实施方式中,对所述半导体晶圆背面进行化学机械研磨的步骤分如下两个步骤进行:
请参阅图2E,对所述半导体晶圆背面进行第一次化学机械研磨,去除所述氧化物钝化层230及减薄所述半导体晶圆200。在该步骤中,采用传统的化学机械研磨工艺作用于所述氧化物钝化层230及所述半导体晶圆的背面200A。化学机械研磨去除所述氧化物钝化层230后,再继续减薄所述半导体晶圆200的背面200A,所述半导体晶圆背面200A的厚度可减薄至4~6微米。采用化学机械研磨工艺能够使所述半导体晶圆背面被平坦化,该步骤能够在减薄所述半导体晶圆的同时进一步改善所述半导体晶圆背面的粗糙度及平整度。
请参阅图2F,对所述半导体晶圆背面200A继续进行第二次化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的背面的平整度及粗糙度达到预设值。在该步骤中,采用传统的化学机械研磨工艺作用于所述半导体晶圆背面200A,使所述半导体晶圆的晶背减薄至预设厚度。具体地说,在本具体实施方式中,在第二次化学机械研磨后,所述半导体晶圆的背面200A的厚度为2~3微米。
本发明将化学机械研磨步骤分两次进行,能够进一步避免半导体晶圆背面在研磨过程中产生大量的变形及微裂纹,从而进一步改善所述半导体晶圆背面的平整度及粗糙度。
优选地,在进行第二次化学机械研磨时,在化学机械研磨的研磨剂内添加强氧化剂,或者在化学机械研磨的研磨垫上喷涂强氧化剂。所述强氧化剂能够作用于所述半导体晶圆背面,并与硅发生反应形成一层高质量的二氧化硅钝化膜240。由于该步骤形成了高质量的二氧化硅,则在该步骤之后无需额外的蚀刻掉质量较差的二氧化硅再重新生长二氧化硅的步骤,节省了成本,减少了生产周期。所述强氧化剂包括但不限于双氧水。
在本发明晶背减薄的方法中,在所述半导体晶圆的背面形成所述氧化物钝化层230后再进行减薄,改善半导体晶圆背面的平整度及粗糙度,能够形成高品质的器件。
本申请晶背减薄的方法能够形成高品质的器件的原理说明如下:
请参阅图3A,在步骤S20对所述半导体晶圆的背面进行研磨时,会有机械研磨的机械力向半导体晶圆的背面压,则在半导体晶圆的背面200A会产生变形和微裂纹(如图中箭头所指示位置,在图中仅示意两处),该些变形和微裂纹会对半导体晶圆的性能造成影响,所以必须去除。为了能够清楚地进行解释说明,在附图中夸大了变形和微裂纹的尺寸。
请参阅图3B,在所述半导体晶圆200的背面200A形成氧化物钝化层230。在形成氧化物钝化层230的过程中,外界物质(例如氧气)作用于半导体晶圆的背面,并与半导体晶圆背面的物质发生反应,生成氧化物钝化层230,氧化物钝化层230向半导体晶圆的背面内部生长,则随着氧化物钝化层230生长,半导体晶圆的背面的变形或微裂纹会长到氧化物钝化层230内。
请参阅图3C,在去除氧化物钝化层230的工艺中,半导体晶圆的背面的变形或微裂纹可与氧化物钝化层230同时被去除,从而使半导体晶圆的背面200A被平坦化,改善了半导体晶圆背面的平整度及粗糙度。具体地说,在进行化学机械研磨的过程中,研磨剂研磨半导体晶圆的背面,则表面突出的部分会被研磨。在研磨过程中,由于突出的部分高度较高,其研磨比较快,则在该处硅会被优先暴露。由于在该步骤中采用的研磨剂为研磨硅的研磨剂,硅被去除的速度相较于二氧化硅更快,则在原始突出的部分会形成小凹陷(如图中箭头所示)。
请参阅图3D,继续采用化学机械研磨的方法进行研磨,则剩余的二氧化硅在机械力的作用下也被去除,半导体晶圆背面的变形和微裂纹随着二氧化硅的去除而被除掉,使得半导体晶圆背面200A的平整度及粗糙度变好,进而提高了半导体晶圆背面的品质。
其中,在本具体实施方式中,在进行第二次化学机械研磨的过程中,强氧化剂作用于所述半导体晶圆背面,不但能够形成高质量的二氧化硅钝化层,还能够使所述半导体晶圆的背面的平整度及粗糙度达到预设值,其原理同氧化物钝化层改善半导体晶圆背面的平整度及粗糙度的原理相同。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种晶背减薄的方法,其特征在于,包括如下步骤:
提供一半导体晶圆,所述半导体晶圆具有一晶背;
对所述半导体晶圆的晶背进行研磨,以减薄所述半导体晶圆及初步改善所述半导体晶圆的晶背的平整度及粗糙度;
向所述半导体晶圆的晶背通入氧气,所述氧气作用于所述半导体晶圆的晶背而形成氧化物钝化层,所述氧化物钝化层用于改善所述半导体晶圆的晶背的变形及微裂纹;
对所述半导体晶圆的晶背继续进行化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的晶背的平整度及粗糙度达到预设值,其中,对所述半导体晶圆的晶背进行化学机械研磨的步骤包括如下步骤:
对所述半导体晶圆的晶背进行第一次化学机械研磨,去除所述氧化物钝化层及减薄所述半导体晶圆;对所述半导体晶圆的晶背进行第二次化学机械研磨,使所述半导体晶圆的晶背减薄至预设厚度,及使所述半导体晶圆的晶背的平整度及粗糙度达到预设值。
2.根据权利要求1所述的晶背减薄的方法,其特征在于,对所述半导体晶圆的晶背进行研磨的步骤为对所述半导体晶圆的晶背进行机械精细研磨。
3.根据权利要求2所述的晶背减薄的方法,其特征在于,对所述半导体晶圆的晶背进行精细研磨的步骤后,所述半导体晶圆的晶背的厚度为10~20微米。
4.根据权利要求2所述的晶背减薄的方法,其特征在于,在对所述半导体晶圆的晶背进行机械精细研磨的步骤之前,还包括一初步减薄所述半导体晶圆的步骤:对所述半导体晶圆的晶背进行机械研磨,使所述半导体晶圆的晶背减薄至一第一厚度。
5.根据权利要求1所述的晶背减薄的方法,其特征在于,在进行第二次化学机械研磨时,添加强氧化剂,所述强氧化剂作用于所述半导体晶圆的晶背,以使所述半导体晶圆的晶背的平整度及粗糙度达到预设值。
6.根据权利要求5所述的晶背减薄的方法,其特征在于,所述强氧化剂添加在化学机械研磨的研磨剂中,或者所述强氧化剂喷涂在化学机械研磨的研磨垫上。
7.根据权利要求1所述的晶背减薄的方法,其特征在于,所述氧化物钝化层的厚度为
Figure FDA0003309830760000021
8.根据权利要求1所述的晶背减薄的方法,其特征在于,所述半导体晶圆为一器件晶圆,所述半导体晶圆的晶背为所述器件晶圆未设置金属布线的表面,在对所述半导体晶圆的晶背进行研磨的步骤之前,还包括一键合的步骤:
将一载体晶圆与所述器件晶圆键合,所述器件晶圆设置有金属布线的表面与所述载体晶圆键合。
CN201910721460.6A 2019-08-06 2019-08-06 晶背减薄的方法 Active CN110429022B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910721460.6A CN110429022B (zh) 2019-08-06 2019-08-06 晶背减薄的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910721460.6A CN110429022B (zh) 2019-08-06 2019-08-06 晶背减薄的方法

Publications (2)

Publication Number Publication Date
CN110429022A CN110429022A (zh) 2019-11-08
CN110429022B true CN110429022B (zh) 2022-04-19

Family

ID=68414458

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910721460.6A Active CN110429022B (zh) 2019-08-06 2019-08-06 晶背减薄的方法

Country Status (1)

Country Link
CN (1) CN110429022B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104802071A (zh) * 2014-01-24 2015-07-29 中芯国际集成电路制造(上海)有限公司 化学机械抛光方法
CN108081118A (zh) * 2016-11-22 2018-05-29 株式会社迪思科 晶片的加工方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101735730A (zh) * 2008-11-12 2010-06-16 长兴开发科技股份有限公司 化学机械研磨组合物和方法
CN103094090B (zh) * 2013-01-14 2015-10-14 武汉新芯集成电路制造有限公司 一种使晶圆背部平坦的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104802071A (zh) * 2014-01-24 2015-07-29 中芯国际集成电路制造(上海)有限公司 化学机械抛光方法
CN108081118A (zh) * 2016-11-22 2018-05-29 株式会社迪思科 晶片的加工方法

Also Published As

Publication number Publication date
CN110429022A (zh) 2019-11-08

Similar Documents

Publication Publication Date Title
US6417108B1 (en) Semiconductor substrate and method of manufacturing the same
CN104658927B (zh) 半导体晶片的键合减薄优化方法
JP5122731B2 (ja) 貼り合わせウェーハの製造方法
US6338805B1 (en) Process for fabricating semiconductor wafers with external gettering
JP3932369B2 (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
EP1408551A1 (en) Method for producing bonding wafer
US6376335B1 (en) Semiconductor wafer manufacturing process
JPWO2003046993A1 (ja) Soiウェーハの製造方法
US6090688A (en) Method for fabricating an SOI substrate
JPH0281431A (ja) 半導体装置の製造方法
KR20160002814A (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
KR101901872B1 (ko) Soi웨이퍼의 제조방법
EP0561532A2 (en) Method of manufacturing an integrated circuit including planarizing a wafer
EP1139406A3 (en) Chemical mechanical polishing process for low dishing of metal lines in semiconductor wafer fabrication
JP4147577B2 (ja) Soiウェーハの製造方法
CN110429022B (zh) 晶背减薄的方法
US7531425B2 (en) Method of fabricating bonded wafer
CN110429023A (zh) 晶背减薄的方法
JP2004055750A (ja) Soiウェーハの製造方法
JP4581349B2 (ja) 貼合せsoiウェーハの製造方法
US20140167211A1 (en) Method for amnufacturing a semiconductor device
US20100144119A1 (en) Method of producing bonded wafer
JP3524009B2 (ja) Soiウェーハおよびその製造方法
JPH08191138A (ja) Soi基板の製造方法
JP4440810B2 (ja) 貼り合わせウエーハの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant