CN110323141B - 引线框架结构，芯片封装结构及其制造方法 - Google Patents

引线框架结构，芯片封装结构及其制造方法 Download PDF

Info

Publication number
CN110323141B
CN110323141B CN201910300320.1A CN201910300320A CN110323141B CN 110323141 B CN110323141 B CN 110323141B CN 201910300320 A CN201910300320 A CN 201910300320A CN 110323141 B CN110323141 B CN 110323141B
Authority
CN
China
Prior art keywords
substrate
frame
lead frame
type
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910300320.1A
Other languages
English (en)
Other versions
CN110323141A (zh
Inventor
陈世杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silergy Semiconductor Technology Ltd
Original Assignee
Hangzhou Silergy Semiconductor Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Silergy Semiconductor Technology Ltd filed Critical Hangzhou Silergy Semiconductor Technology Ltd
Priority to CN201910300320.1A priority Critical patent/CN110323141B/zh
Publication of CN110323141A publication Critical patent/CN110323141A/zh
Priority to US16/840,672 priority patent/US11410854B2/en
Application granted granted Critical
Publication of CN110323141B publication Critical patent/CN110323141B/zh
Priority to US17/879,945 priority patent/US20220375765A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明通过提出一种新的形成引线框架的方法，借助基板作为载体来形成引线框架，使得分布在引线框架内部区域的引脚不需要通过连筋到引线框架的边缘区域，在所述引线框架内部区域设置引脚的数量和位置具有灵活性。因此本发明提出的方法形成的引线框架使得安装在其上的芯片的排布具有灵活性，芯片引脚的数量也不会受到限制，进一步可节约芯片尺寸，减小封装的体积。

Description

引线框架结构，芯片封装结构及其制造方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及引线框架结构，芯片封装结构及其制造方法。
背景技术
引线框架作为集成电路的芯片载体，起到连接芯片与外部线路板电信号的作用，是制作生产集成电路半导体元件的基本部件。目前的QFN封装采用的框架/基板的最常用制备方法有的双面蚀刻+局部电镀方案，这种方法适用于绝大部分的产品。但是其缺陷是所有的引脚和外露焊盘都需要连筋到封装边缘上，这样如果芯片尺寸、引脚数量较多时，就无法有效完成功率管布局。
如图1所示，所述QFN封装包括引线框架和芯片110，所述引线框架包括位于其边缘区域的第一引脚120以及位于其内部区域的第二引脚130，所述第二引脚上包括外露焊盘131。但因现有工艺形成的第二引脚130必须通过连筋到引线框架的边缘处，即第二引脚130连筋到第一引脚121，122和123上，使得设计第一引脚121，122和123的电位必须和外露焊盘131的电位相同，如此就会浪费三个引脚，而且第二引脚130的位置也需按照连筋的位置而设置，无法充分并有效的布局和利用引线框架的引脚。
发明内容
有鉴于此，本发明的目的在于提供一种引线框架结构，芯片封装结构及其制造方法，以解决现有技术存在的问题。
根据本发明的第一方面，提供一种制造引线框架的方法，包括：
提供一框架基底；提供一基板，以为所述框架基底提供支撑作用；以及选择性地刻蚀所述框架基底以形成所述引线框架的引脚，所述引脚包括第一类型引脚和第二类型引脚，其中，所述第一类型引脚分布于所述引线框架的内部区域，所述第二类型引脚分布于所述引线框架的边缘区域，所述第一类型引脚和所述第二类型引脚相互隔离，以及所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成。
优选地，所述方法还包括：采用塑封料囊封所述引线框架以裸露所述引线框架引脚的第二表面和所述基板；去除所述基板。
优选地，形成所述引线框架的引脚的步骤包括：图案化所述框架基底的第一表面，以形成所述引线框架引脚的外引脚图案；将所述框架基底的第一表面翻转后放置在所述基板上；图案化所述框架基底的第二表面，以形成所述引线框架引脚的内引脚图案，其中，所述框架基底的第二表面与所述第一表面相对。
优选地，形成所述引线框架引脚的外引脚图案的步骤包括：在所述框架基底的第一表面形成不同于所述框架基底的成分的可焊接层；选择性的对所述框架基底进行第一次刻蚀，所述第一次刻蚀起始于所述框架基底的第一表面并沿着所述框架基底的厚度方向延伸，所述第一次刻蚀的深度小于所述框架基底的厚度，所述框架基底的厚度方向为从所述框架基底的第一表面指向第二表面的方向，其中，所述框架基底的第一表面未被刻蚀的部分为外引脚图案。
优选地，在所述框架基底的第一表面电镀金属焊接层。
优选地，在所述框架基底的第一表面电镀镍钯金层。
优选地，形成所述引线框架引脚的内引脚图案包括：在经由所述第一次刻蚀形成的所述框架基底被减薄的区域，选择性的从所述框架基底的第二表面进行第二次刻蚀，以形成分离的所述第一类型引脚和所述第二类型引脚，其中，第二次刻蚀后的所述框架基底的第二表面为所述内引脚图案。
优选地，每一所述引脚的外引脚的表面面积小于内引脚的表面面积。
优选地，根据相邻所述引脚之间的间距设置通过所述第一次刻蚀工艺刻蚀掉的所述框架基底的厚度。
优选地，采用各向同性刻蚀工艺进行所述第一次刻蚀。
优选地，所述第一次刻蚀所述框架基底的厚度与相邻所述引脚之间的间距相同。
优选地，形成的所述引线框架为QFN引线框架。
优选地，所述框架基底的第一表面通过UV膜粘贴到所述基板上。
优选地，所述基板具有耐酸性。
根据本发明的第二方面，提供一种制造封装结构的方法，包括：根据上述的方法形成所述引线框架；将晶片安装于所述第一类型引脚和所述第二类型引脚的第二表面上；采用塑封料包封所述晶片和所述引线框架；去除所述基板，以使所述第一类型引脚和所述第二类型引脚的第一表面裸露，以与外部电路直接连接。
优选地，选择所述基板的材料使其的热膨胀系数趋近于所述塑封料的玻璃化温度。
根据本发明的第三方面，提供一种引线框架结构，包括：相互分离的第一类型引脚和第二类型引脚；所述第二类型引脚分布于所述引线框架结构的边缘区域；所述第一类型引脚分布于所述引线框架结构的内部区域；其中，所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成。
优选地，所述第一类型引脚和所述第二类型引脚的第一表面被配置为可焊接层，以作为与外部电路直接连接的连接媒介。
优选地，所述第一类型引脚和所述第二类型引脚的第一表面的表面积小于所述第一类型引脚和所述第二类型引脚的第二表面的表面积。
优选地，所述引线框架为QFN引线框架。
根据本发明的第三方面，提供一种芯片封装结构，包括：根据所述的所述引线框架结构；安装在所述第一类型引脚和所述第二类型引脚的第二表面的晶片；以及包封所述晶片和所述引线框架的塑封体，并使所述第一类型引脚和所述第二类型引脚的第一表面裸露，以作为与外部电路直接连接的连接媒介。
本发明通过提出一种新的形成引线框架的方法，借助基板作为载体来形成引线框架，使得分布在引线框架的内部区域的引脚不需要通过连筋到引线框架的边缘区域，使得引线框架边缘区域的引脚可以更多地用于芯片引脚的连接，另外，因为不受连筋引脚的限制，使得分布在所述引线框架的内部区域的引脚可以灵活设置，而现有技术中的中间位置的引脚必须根据连筋引脚的位置或个数而设计,使得芯片上功率管的排布和芯片的引脚受到限制。因此本发明提出的方法形成的引线框架使得安装在其上的芯片的排布更具有灵活性，芯片引脚的数量也不会受到限制，进一步可节约芯片尺寸，减小封装的体积。另外，形成引线框架所用的基板在去除后，还可被运回封装厂循环使用，减小了封装成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的引线框架的俯视示意图；
图2示出根据本发明的实施例引线框架的俯视示意图；
图3示出根据本发明的实施例引线框架的制造流程图；
图4a-4g示出根据本发明的第一实施例制造引线框架以及封装结构的某些步骤的横截图；
图5a-5c示出根据本发明的第二实施例制造引线框架以及封装结构的某些步骤的横截图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明提出一种引线框架结构，包括相互分离的第一类型引脚和第二类型引脚；所述第二类型引脚分布于所述引线框架结构的边缘区域；所述第一类型引脚分布于所述引线框架结构的内部区域；其中，所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成。
具体地，图2示出根据本发明的实施例引线框架的俯视示意图，所述引线框架200包括至少一个任意分布于所述引线框架内部区域的第一类型引脚210以及分布于所述引线框架边缘区域的第二类型引脚220，其中，所述第一类型引脚和所述第二类型引脚相互隔离，所述第一类型引脚与所述第二类型引脚之间没有连筋连接。
由于所述第一类型引脚210无需连筋到所述引线框架的边缘区域，则无需在引线框架的边缘区域设置连筋引脚，分布于所述引线框架的边缘区域的第二类型的引脚就可以更多的被用于设置其他功能的引脚；另外，也无需根据连筋引脚的位置设置所述第一类型引脚的位置，所述第一类型引脚就可以灵活设置，具体地，可根据安装在所述引线框架上芯片的功率管的布局而适应性的进行设置。
其中，所述第一类型引脚可作为外露焊盘，也可作为各种功能的引脚，例如电源输入引脚VIN，开关引脚LX，电压输出引脚VOUT等。
所述第一类型引脚210和所述第二类型引脚220包括与外部电路连接的外引脚层和与芯片焊盘连接的内引脚层，所述外引脚层的表面积小于所述内引脚层的表面积。所述内引脚层和所述外引脚层具有不同的图案，以及由不同类型的金属组成。具体地，所述外引脚层上被配置为可焊接层，以作为与外部电路直接连接的连接媒介。其中，所述焊接层为电镀金属，在本实施例中，所述电镀金属为镍钯金层。在本实施例中，所述引线框架为QFN引线框架。
本发明还提出一种芯片封装结构，包括：所述引线框架，安装在所述第一类型引脚和所述第二类型引脚的第二表面(即内引脚层)的晶片230；以及包封所述芯片和所述引线框架的塑封体，并使所述第一类型引脚和所述第二类型引脚的第二表面裸露，以作为与外部电路直接连接的连接媒介。
在本实施例中，所述晶片230是通过倒装的方式安装在引线框架上，当然，本领域的技术人员也可选择其他的安装方式，例如引线键合等。
本发明还提出一种制造所述引线框架的方法，包括提供一框架基底；提供一基板，以为所述框架基底提供支撑作用；选择性地刻蚀所述框架基底以形成所述引线框架的引脚，所述引脚包括第一类型引脚和第二类型引脚，其中，所述第一类型引脚分布于所述引线框架的内部区域，所述第二类型引脚分布于所述引线框架的边缘，所述第一类型引脚和所述第二类型引脚相互隔离，以及所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成。
图3示出根据本发明的实施例引线框架的制造流程图，形成所述引线框架的方法具体步骤如下：
S01:提供一框架基底；
S02:图案化所述框架基底的第一表面，以形成所述引线框架引脚的外引脚层；
S03:将所述框架基底的第一表面翻转后放置在所述基板上；
S04:图案化所述框架基底的第二表面，以形成所述引线框架引脚的内引脚层，其中，所述框架基底的第二表面与所述第一表面相对。
所述引线框架以基板作为载体而形成，位于所述引线框架内部区域的第一类型的引脚无需通过连筋到引线框架边缘区域的第二类型的引脚上，使得所述引线框架的第一类型的引脚设置的更加灵活，适用性更广。
图4a-4g示出根据本发明的第一实施例制造引线框架以及芯片封装结构的某些步骤的横截图(沿图2中AA’的截面图)。
如图4a所示，提供一框架基底301，并在所述框架基底的第一表面作预处理以形成焊接层302。
其中，所述预处理工艺为在所述框架基底的第一表面电镀金属，优选地，所述电镀金属为镍钯金(NiPdAu)层，以NiPdAu层作为焊接层，不仅焊接的可靠性高，而且散热型较好。当然，也可选择其他焊接性较好，耐氧化的材料作为电镀金属。在本实施例中，所述框架基底301为铜或者铜合金材料，当然，本领域的技术人员还可选择其他满足导电、导热、可靠性高等材料作为框架基底。
如图4b所示，对所述框架基底预处理后的第一表面进行刻蚀工艺，具体地，选择性的从所述框架基底第一表面开始刻蚀，所述第一次刻蚀起始于所述框架基底的第一表面并沿着所述框架基底的厚度方向延伸，并停止于所述框架基底301中，即所述第一次刻蚀的深度小于所述框架基底的厚度。在所述框架基底的第一表面形成凹凸形状，所述凸处部分的表面也即所述框架基底的第一表面未被刻蚀部分为引线框架引脚的外引脚层图案3021。其中，所述框架基底的厚度方向为从所述框架基底的第一表面指向第二表面的方向，所述框架基底的第二表面与第一表面相对。
其中，根据相邻所述引脚之间的间距设置通过所述第一次刻蚀工艺刻蚀掉的所述框架基底的厚度。在本实施例中，所述第一次刻蚀采用各向同性工艺进行刻蚀，则刻蚀所述框架基底的厚度与所述引线框架相邻引脚的间距有关。优选地，第一次刻蚀工艺刻蚀掉的所述框架基底的厚度与所述引线框架相邻引脚的间距接近或相同。因为各向同性刻蚀在材料各个方向上的刻蚀速率一致，可以一步形成本发明所需的引脚间距和刻蚀基底的厚度，简化了工艺复杂度。
如图4c所示，提供一基板303，在本实施例中，所述基板为沥青包裹的铜板，所述基板具有耐酸性，以防止后续工艺对其产生腐蚀。当然本领域技术人员还可选择可耐酸耐高温的复合板材料作为基板。在所述基板303的第一表面形成UV膜304，然后将图4b中的框架基底的第一表面翻转，并粘接在所述基板的UV膜304上。其中，所述基板材料的热膨胀系数越接近所述塑封料的Tg(玻璃化温度)，其形成封装结构的稳定型越好。优选地，所述基板材料的热膨胀系数趋近于后续工艺的塑封料的Tg。因为在后续的塑封料包封工艺中，温度较高，选择基板材料的热膨胀系数接近于塑封料的Tg，可以避免基板在包封过程中变形，进而避免由于基板变形引起的引线框架引脚的收缩。
如图4d所示，对所述框架基底的第二表面进行刻蚀工艺。具体地，在经由所述第一次刻蚀形成的所述框架基板的被减薄的区域，选择性的从所述框架基底的第二表面进行第二次刻蚀，以形成分离的所述第一类型引脚306和所述第二类型引脚305，即刻蚀图4b中所述框架基底的凹处部分，以至完全刻蚀掉后所形成的所述框架基底的第二表面为所述引线框架的内引脚层图案3022。其中，所述框架基底的第二表面与所述第一表面相对。如图4d所示，所述引线框架300已完成制作，其中所述引线框架300的引脚包括分布在引线框架的边缘区域的第二类型的引脚305和分布在引线框架的中间第一类型的引脚306，，所述第二类型的引脚305呈L型，所述第一类型的引脚306呈T型，且所述引线框架每一所述引脚，外引脚层图案的表面面积小于内引脚层图案的表面面积。
如图4e所示，在已形成好的引线框架的内引脚层上安装晶片307，具体地，晶片307通过导电柱308和焊料309倒装安装在所述引线框架上。在本实施例中，采用倒装的方式安装所述晶片307。当然，在另一可选的实施例中，也可采用正装的方式安装所述晶片。
如图4f所示，采用塑封料310包封所述引线框架，晶片，导电柱，其中所述基板被所述塑封料暴露在外。
如图4g所示，最后去除所述基板以形成封装结构300，所述封装结构300将所述引线框架的外引脚层裸露，用于与外部电路(例如印刷电路板PCB)实现电连接，所述外引脚层的焊接层作为所述引线框架与外部电路连接的连接媒介。具体地，通过蓝光照射剥离所述UV膜和所述基板。
值得注意的是，所述基板在去除后，还可以被循环使用。
图5a-5c示出根据本发明的第二实施例制造引线框架以及封装结构的某些步骤的横截图(沿图2中AA’的截面图)。
本发明的第二实施例与第一实施例的制造方法中图4a-图4d的步骤相同，在图4d的步骤之后，如图5a所示，采用第一塑封料410囊封所述已形成好的引线框架，使得所述引线框架的内引脚图案(即第二表面)和所述基板裸露在外。
如图5b所示，通过蓝光照射去除所述UV膜和所述基板以将所述引线框架的外引脚图案裸露，用于与外部电路实现电连接。
如图5c所示，在所述引线框架裸露的内引脚层上安装晶片并采用第二塑封料420包封所述晶片，以形成封装结构400。
在本实施例中，采用倒装的方式安装所述晶片307，当然，也可采用引线键合的方式正装安装所述芯片。具体安装芯片的方式在此不作任何限制。
另外，本发明所提出的方法不仅适用于形成类似于QFN封装的无引脚封装的引线框架，还适用于形成其他有引脚的封装的引线框架。
本发明通过提出一种新的形成引线框架的方法，借助基板作为载体来形成引线框架，使得分布在引线框架的内部区域的引脚不需要通过连筋到引线框架的边缘区域，使得引线框架边缘区域的引脚可以更多地用于芯片引脚的连接，另外，因为不受连筋引脚的限制，使得分布在所述引线框架的内部区域的引脚可以灵活设置，而现有技术中的中间位置的引脚必须根据连筋引脚的位置或个数而设计,使得芯片上功率管的排布和芯片的引脚受到限制。因此本发明提出的方法形成的引线框架使得安装在其上的芯片的排布更具有灵活性，芯片引脚的数量也不会受到限制，进一步可节约芯片尺寸，减小封装的体积。另外，形成引线框架所用的基板在去除后，还可被运回封装厂循环使用，减小了封装成本。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (18)

1.一种制造引线框架的方法，包括：
提供一框架基底；
提供一基板，以为所述框架基底提供支撑作用；
选择性地刻蚀所述框架基底以形成所述引线框架的引脚，所述引脚包括第一类型引脚和第二类型引脚，以及
去除所述基板，
其中，所述第一类型引脚分布于所述引线框架的内部区域，所述第二类型引脚分布于所述引线框架的边缘区域，所述第一类型引脚和所述第二类型引脚相互隔离，以及所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成，
形成所述引线框架的引脚的步骤包括：
采用第一次刻蚀工艺，图案化所述框架基底的第一表面，在所述框架基底的第一表面形成凹凸形状，所述凸出部分的表面为所述引线框架引脚的外引脚层图案；
形成所述外引脚层图案后，将所述框架基底的第一表面翻转后放置在所述基板上；
采用第二次刻蚀工艺，图案化所述框架基底的第二表面，以形成所述引线框架引脚的内引脚层图案，其中，所述框架基底的第二表面与所述第一表面相对，
在图案化所述框架基底的第一表面之前，还包括在所述框架基底的第一表面电镀金属焊接层，以作为与外部电路直接连接的连接媒介，
根据相邻所述外引脚之间的间距设置通过所述第一次刻蚀工艺刻蚀掉的所述引线框架基底的厚度。
2.根据权利要求1所述的方法，其中，在去除所述基板之前，所述方法还包括：
采用塑封料囊封所述引线框架以裸露所述引线框架引脚的第二表面和所述基板。
3.根据权利要求1所述的方法，其中，形成所述引线框架引脚的外引脚层图案的步骤包括：
在所述框架基底的第一表面形成不同于所述框架基底的成分的可焊接层；
选择性的对所述框架基底进行第一次刻蚀，所述第一次刻蚀起始于所述框架基底的第一表面并沿着所述框架基底的厚度方向延伸，所述第一次刻蚀的深度小于所述框架基底的厚度，所述框架基底的厚度方向为从所述框架基底的第一表面指向第二表面的方向，
其中，所述框架基底的第一表面未被刻蚀的部分为外引脚图案。
4.根据权利要求1所述的方法，其中，在所述框架基底的第一表面电镀镍钯金层。
5.根据权利要求3所述的方法，其中，形成所述引线框架引脚的内引脚层图案包括：
在经由所述第一次刻蚀形成的所述框架基底被减薄的区域，选择性的从所述框架基底的第二表面进行第二次刻蚀，以形成分离的所述第一类型引脚和所述第二类型引脚，
其中，第二次刻蚀后的所述框架基底的第二表面为所述内引脚图案。
6.根据权利要求1所述的方法，其中，每一所述引脚的外引脚层的表面面积小于内引脚层的表面面积。
7.根据权利要求3所述的方法，其中，采用各向同性刻蚀工艺进行所述第一次刻蚀。
8.根据权利要求7所述的方法，其中，所述第一次刻蚀所述框架基底的厚度与相邻所述引脚之间的间距相同。
9.根据权利要求1所述的方法，其中，形成的所述引线框架为QFN引线框架。
10.根据权利要求2所述的方法，其中，所述框架基底的第一表面通过UV膜粘贴到所述基板上。
11.根据权利要求1所述的方法，其中，所述基板具有耐酸性。
12.一种制造封装结构的方法，包括：
根据权利要求1所述的方法形成所述引线框架；
将晶片安装于所述第一类型引脚和所述第二类型引脚的第二表面上；
采用塑封料包封所述晶片和所述引线框架；
去除所述基板，以使所述第一类型引脚和所述第二类型引脚的第一表面裸露，以与外部电路直接连接。
13.根据权利要求12所述的方法，其中，选择所述基板的材料使其的热膨胀系数趋近于所述塑封料的玻璃化温度。
14.一种根据权利要求1所述的方法形成的引线框架结构，包括：
相互分离的第一类型引脚和第二类型引脚；
所述第二类型引脚分布于所述引线框架结构的边缘区域；
所述第一类型引脚分布于所述引线框架结构的内部区域；
其中，所述第一类型引脚与所述第二类型引脚之间没有连筋连接；所述第一类型引脚和所述第二类型引脚的第一表面和与所述第一表面相对的第二表面具有不同的图案，以及由不同类型的金属组成。
15.根据权利要求14所述的引线框架结构，其中，所述第一类型引脚和所述第二类型引脚的第一表面被配置为可焊接层，以作为与外部电路直接连接的连接媒介。
16.根据权利要求14所述的引线框架结构，其中，所述第一类型引脚和所述第二类型引脚的第一表面的表面积小于所述第一类型引脚和所述第二类型引脚的第二表面的表面积。
17.根据权利要求14所述的引线框架结构，其中，所述引线框架为QFN引线框架。
18.一种芯片封装结构，包括：
根据权利要求14所述的所述引线框架结构；
安装在所述第一类型引脚和所述第二类型引脚的第二表面的晶片，以及
包封所述晶片和所述引线框架的塑封体，并使所述第一类型引脚和所述第二类型引脚的第一表面裸露，以作为与外部电路直接连接的连接媒介。
CN201910300320.1A 2019-04-15 2019-04-15 引线框架结构，芯片封装结构及其制造方法 Active CN110323141B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910300320.1A CN110323141B (zh) 2019-04-15 2019-04-15 引线框架结构，芯片封装结构及其制造方法
US16/840,672 US11410854B2 (en) 2019-04-15 2020-04-06 Lead frame, chip package structure, and manufacturing method thereof
US17/879,945 US20220375765A1 (en) 2019-04-15 2022-08-03 Lead frame, chip package structure, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910300320.1A CN110323141B (zh) 2019-04-15 2019-04-15 引线框架结构，芯片封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN110323141A CN110323141A (zh) 2019-10-11
CN110323141B true CN110323141B (zh) 2021-10-12

Family

ID=68113324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910300320.1A Active CN110323141B (zh) 2019-04-15 2019-04-15 引线框架结构，芯片封装结构及其制造方法

Country Status (2)

Country Link
US (2) US11410854B2 (zh)
CN (1) CN110323141B (zh)

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680219B2 (en) 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
TWI254437B (en) 2003-12-31 2006-05-01 Advanced Semiconductor Eng Leadless package
US8008784B2 (en) * 2008-10-02 2011-08-30 Advanced Semiconductor Engineering, Inc. Package including a lead frame, a chip and a sealant
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8617933B2 (en) * 2011-05-27 2013-12-31 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
CN102324413B (zh) * 2011-09-13 2013-03-06 江苏长电科技股份有限公司 有基岛预填塑封料先刻后镀引线框结构及其生产方法
CN102394232A (zh) 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
CN102376671A (zh) 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
US8674487B2 (en) * 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
CN102683230B (zh) * 2012-05-30 2015-06-17 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件生产方法及封装件
CN102842564B (zh) 2012-09-12 2014-06-25 矽力杰半导体技术(杭州)有限公司 集成开关电源的倒装封装装置及其倒装封装方法
CN103400819B (zh) 2013-08-14 2017-07-07 矽力杰半导体技术(杭州)有限公司 一种引线框架及其制备方法和应用其的封装结构
CN103489794B (zh) * 2013-09-29 2016-02-03 华进半导体封装先导技术研发中心有限公司 提高qfn封装引线框架制备工艺中引线框架硬度的方法
CN103531560A (zh) 2013-10-31 2014-01-22 矽力杰半导体技术(杭州)有限公司 芯片的封装结构及其制造方法
CN103745939B (zh) * 2013-12-05 2017-02-15 通富微电子股份有限公司 封装结构的形成方法
CN103730444B (zh) 2014-01-20 2017-06-27 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
KR101928681B1 (ko) 2014-11-07 2018-12-12 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치 및 그 제조 방법
CN105097571B (zh) 2015-06-11 2018-05-01 合肥矽迈微电子科技有限公司 芯片封装方法及封装组件
CN107919345B (zh) 2015-10-15 2023-04-25 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法
CN105845585A (zh) * 2016-04-28 2016-08-10 合肥祖安投资合伙企业(有限合伙) 一种芯片封装方法及芯片封装结构
CN108417522B (zh) * 2018-01-17 2021-01-01 桂林电子科技大学 三层板结构电路封装方法
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件

Also Published As

Publication number Publication date
US20200328092A1 (en) 2020-10-15
US11410854B2 (en) 2022-08-09
US20220375765A1 (en) 2022-11-24
CN110323141A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
US6720207B2 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US6762118B2 (en) Package having array of metal pegs linked by printed circuit lines
US6291271B1 (en) Method of making semiconductor chip package
JP3575001B2 (ja) 半導体パッケージ及びその製造方法
JP3691993B2 (ja) 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
CN102217060B (zh) 柔性和可堆叠的半导体管芯封装、使用该封装的***以及制造封装的方法
JP2002016181A (ja) 半導体装置、その製造方法、及び電着フレーム
KR20020012901A (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US7410830B1 (en) Leadless plastic chip carrier and method of fabricating same
TW546715B (en) Hybrid integrated circuit device and manufacturing method therefor
TW511401B (en) Method for manufacturing circuit device
US6271057B1 (en) Method of making semiconductor chip package
JP2008047834A (ja) 半導体装置および半導体装置製造方法
WO2018113573A1 (zh) 一种具有低电阻损耗三维封装结构及其工艺方法
JP3869849B2 (ja) 半導体装置の製造方法
US6380062B1 (en) Method of fabricating semiconductor package having metal peg leads and connected by trace lines
CN111199924B (zh) 半导体封装结构及其制作方法
CN110323141B (zh) 引线框架结构，芯片封装结构及其制造方法
KR101001876B1 (ko) 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
US9252089B2 (en) Universal lead frame for flat no-leads packages
JP2006237503A (ja) 半導体装置およびその製造方法
JP3084648B2 (ja) 半導体装置
JP3992877B2 (ja) 樹脂封止型半導体装置の製造方法
KR0144918B1 (ko) 리이드 프레임의 제조방법
JP2001127228A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant