CN110278000A - 基于dvb-s2标准的ldpc码并行译码fpga实现架构及译码方法 - Google Patents

基于dvb-s2标准的ldpc码并行译码fpga实现架构及译码方法 Download PDF

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Abstract

本发明公开了一种基于DVB‑S2标准的LDPC码并行译码FPGA实现架构及译码方法，主要包括串并转换模块、输入缓存模块、变量节点更新模块、交织器模块、节点缓存模块和校验节点更新模块。基于DVB‑S2标准IRA‑LDPC码的准循环特点，在并行译码时的中间计算结果只需要进行列间交织和列内循环移位即可实现二维交织，把二维运算简化为两个一维运算。

Description

基于DVB-S2标准的LDPC码并行译码FPGA实现架构及译码方法
技术领域
本发明属于新一代信息技术领域，尤其是FPGA技术。
背景技术
DVB-S2标准中使用非规则重复累积(IRA)低密度校验码(LDPC)码作为信道编码方案，采用IRA-LDPC一方面可以提升编码增益，另一方面码译码时可采用多路并行译码，提升***的吞吐量。LDPC的通用译码算法是置信度传播(BP)算法，是一种迭代的概率译码算法。BP译码算法包括变量节点更新和校验节点更新两个主要环节，在并行译码算法时两个环节之间的中间计算结果需要进行二维交织。
现有的方案在储存量和延时处理方面，还存在不少问题。
发明内容
发明目的：提供一种基于DVB-S2标准的LDPC码并行译码FPGA实现架构，以解决现有技术存在的上述问题。
技术方案：一种基于DVB-S2标准的LDPC码并行译码FPGA实现架构，包括：
串并转换模块，用于对串行译码输入进行并行存储控制，前面***码按顺序分别并行存储至N个输入缓存中，后面校验码按顺序分别串行存储至N个输入缓存中；
输入缓存模块，由N个独立存储器组成，单输入单输出，存储译码输入，每个存储器的存储深度为码长除以N；
变量节点更新模块，由N个独立变量节点更新模块组成，变量节点每次更新从相应输入缓存中读取一个数据，从节点缓存中按Iy_c控制字读取多个数据，按变量节点更新规则更新后，再按Iy_c控制字存储至节点缓存中；
交织器模块，由正交织器和逆交织器组成，用以实现节点缓存数据的存储地址间交织和N个数据的内循环移位；
正交织器实现节点缓存数据按It_c控制字规则的列间交织和列内循环移位，并输出至变量节点更新；逆交织器实现变量节点更新后数据按It_c控制字逆规则的列内循环移位和列间交织，并输出至节点缓存；
节点缓存模块，由N个独立存储器组成，双输入双输出，所有存储器都同时按相同地址读取或存储数据，对应存储N路校验节点更新之后的中间数据，存储深度为校验矩阵中每个按行块的所有行重之和；
校验节点更新模块，由N个独立校验节点更新模块组成，校验节点每次更新从节点缓存中按Ix_c控制字读取多个数据，按校验节点更新规则更新后，再按Ix_c控制字存储至节点缓存中；
Ix_c为校验节点更新控制字，是校验矩阵每个按行块中的每行行重的集合，Iy_c为变量节点更新控制字，是校验矩阵按列块中的每块首列列重的集合，It_c为交织器控制字，包括交织器对节点缓存存取地址的列间交织控制字，和相应地址上读取N路数据后的列内循环移位控制字，N为预定值。
基于权利要求1所述架构的译码方法，包括如下步骤：
(1)初始化，节点缓存置零，校验节点更新载入Ix_c控制字、变量节点更新载入Iy_c控制字和交织器载入It_c控制字；
(2)译码输入，检测译码输入使能有效时，计数器开始计数；前面***码时，计数器除以N取余作为N个输入缓存的片选信号，计数器除以N取整作为每个输入缓存地址信号；后面校验码时，计数器除以Q取余加***码存储地址偏移后作为每个输入缓存地址信号，计数器除以Q取整作为N个输入缓存片选信号；整个码字输入结束后，开始译码，其中变量节点更新和校验节点更新按顺序都执行一次称为一次译码迭代，对于高速连续译码，需要设计乒乓缓存结构进行译码输入数据的缓存；
(3)变量节点更新，变量节点更新执行的次数为输入缓存存储深度，也是Iy_c控制字的存储深度，变量节点每次更新的节点个数由Iy_c控制字确定；
更新流程为：首先变量节点更新模块按顺序送出变量节点更新次数控制字，一方面读取相应输入缓存，另一方面读取Iy_c控制字，获得本次更新变量节点的个数；其次把读取出来的Iy_c控制字送入正交织器，根据It_c控制字数值，得到本次更新的一组节点缓存读取地址和相应的循环移位控制字；然后按地址同时读取N路节点缓的一组值并进行循环移位，最后按路送入每个变量节点更新模块进行更新运算；更新后的数据送入逆交织器，根据It_c控制字进行逆循环移位后，再按照It_c读取地址存回节点缓存中；
(4)校验节点更新：变量节点更新后，进行校验节点更新，校验节点更新次数为Ix_c控制字存储深度，校验节点每次更新的节点个数由Ix_c控制字确定；
更新流程为：首先校验节点更新模块按顺序送出校验节点更新次数控制字，读取Ix_c控制字，获得本次更新校验节点的个数；其次把读取出来的Ix_c控制字按照顺序累加换算成一组节点缓存读取地址；然后按地址读取N路节点缓存的一组值，最后按路送入每个校验节点更新模块进行运算；更新后的数据按照Iy_c控制字换算的读取地址存回节点缓存中；
(5)译码输出，当校验节点更的译码迭代次数达到最大译码迭代次数时，执行译码输出，并对节点缓存清零；
更新流程为：按照变量节点更新流程读出节点缓存和输入缓存，送入每个译码输出模块进行运算，并按N路输出译码硬判决数据；同时按照变量节点更新流程把零存入节点缓存中，实现清零。
在进一步的实施例中，所述交织器控制字设计具体如下：
首先设k为信息位长度，m为校验位长度，n为码长度，则n＝m+k，定义Q＝(n-k)/N，设IRA-LDPC码校验矩阵为H，则校验矩阵左半部分大小为m×k是一个稀疏矩阵，右半部分大小为m×m是一个满秩下三角矩阵，是由单位对角阵和下移一行的单位对角阵相加构成，将校验矩阵按每Q行、每N列分成N×n/N块，则校验矩阵左半部分子阵上下每块之间为循环右移关系；
交织器控制字设计时，首先对校验矩阵右半部分进行按列交换；然后对每个列块，按照先列后块、块间相连的顺序进行校验比特编码，每个校验比特编码由左右两部分组成：左边部分代表列号，从1至N，右边部分代表每个校验比特的序号，序号按列块从左至右的顺序叠加；最后按行读取第一个行块编号数据，对编号的右边部分进行升序排列后，即完成交织器控制字设计，其中排序后的数据索引为列间交织控制字，编号的左边部分为列内循环移位控制字。
有益效果：
1.提出由串并转换(S2P)、输入缓存(RAM_L)、变量节点更新(VPR)、交织器(It)、节点缓存(RAM_P)和校验节点更新(SPR)等六部分组成的基于DVB-S2标准的LDPC码高速并行译码器结构。此结构可实现变量节点更新和校验节点更新的流水线作业，即节点更新的读取、交织、计算、逆交织和存储同时进行，提高了LDPC译码器的吞吐量。
2.提出采用按列编号、按行存储的交织器控制字设计方法，该方法按照先列后块、块间相连的顺序进行校验比特编码，每个校验比特编码由左右两部分组成：左边部分代表列号，右边部分代表每个校验比特的序号。按行读取第一个行块编号数据，对编号的右边部分进行升序排列后，即完成交织器控制字设计。
附图说明
图1是译码器结构示意图。
图2是校验矩阵示例图。
图3是列交换后的校验矩阵。
图4是编码后的校验矩阵。
具体实施方式
如图1所示，本文设计的基于DVB-S2标准的IRA-LDPC码并行译码FPGA实现方法主要包括以下几个部分：串并转换(S2P)、输入缓存(RAM_L)、变量节点更新(VPR)、交织器(It)、节点缓存(RAM_P)和校验节点更新(SPR)等六部分组成。
(1)串并转换(S2P)。对串行译码输入进行并行存储控制，前面***码按顺序分别并行存储至360个输入缓存(RAM_L)中，后面校验码按顺序分别串行存储至360个输入缓存(RAM_L)中。
(2)输入缓存(RAM_L)。由360个独立存储器(RAM)组成，单输入单输出，存储译码输入(似然比)，每个存储器的存储深度为码长除以360。
(3)变量节点更新(VPR)。由360个独立变量节点更新(VPR)模块组成，变量节点每次更新从相应输入缓存(RAM_L)中读取一个数据，从节点缓存(RAM_P)中按Iy_c控制字读取多个数据，按变量节点更新(VPR)规则更新后，再按Iy_c控制字存储至节点缓存(RAM_P)中。
(4)交织器(It)。由正交织器(It1)和逆交织器(It2)组成，实现节点缓存(RAM_P)数据的存储地址(列)间交织和360个数据的(列)内循环移位。正交织器(It1)实现节点缓存(RAM_P)数据按It_c控制字规则的列间交织和列内循环移位，并输出至变量节点更新(VPR)；逆交织器(It2)实现变量节点更新(VPR)后数据按It_c控制字逆规则的列内循环移位和列间交织，并输出至节点缓存(RAM_P)。
(5)节点缓存(RAM_P)。由360个独立存储器组成，双输入双输出，所有存储器都同时按相同地址读取或存储数据，对应存储360路校验节点更新(SPR)之后的中间数据，存储深度为校验矩阵中每个按行块的所有行重之和。
(6)校验节点更新(SPR)。由360个独立校验节点更新(SPR)模块组成，校验节点每次更新从节点缓存(RAM_P)中按Ix_c控制字读取多个数据，按校验节点更新(SPR)规则更新后，再按Ix_c控制字存储至节点缓存(RAM_P)中。
(7)Ix_c、Iy_c和It_c控制字。Ix_c为校验节点更新(SPR)控制字，是校验矩阵每个按行块中的每行行重的集合，Iy_c为变量节点更新(VPR)控制字，是校验矩阵按列块中的每块首列列重的集合。It_c为交织器控制字，包括交织器对节点缓存(RAM_P)存取地址的列间交织控制字，和相应地址上读取360路数据后的列内循环移位控制字。
2、译码流程
本文中译码器的译码流程主要有五个部分组成：初始化、译码输入、变量节点更新、校验节点更新和译码输出。
(1)初始化。节点缓存(RAM_P)置零，校验节点更新(SPR)载入Ix_c控制字、变量节点更新(VPR)载入Iy_c控制字和交织器(It)载入It_c控制字。
(2)译码输入。检测译码输入使能有效时，计数器开始计数。前面***码时，计数器除以360取余作为360个输入缓存(RAM_L)的片选信号，计数器除以360取整作为每个输入缓存(RAM_L)地址信号；后面校验码时，计数器除以Q取余加***码存储地址偏移后作为每个输入缓存(RAM_L)地址信号，计数器除以Q取整作为360个输入缓存(RAM_L)片选信号。整个码字输入结束后，开始译码，其中变量节点更新和校验节点更新按顺序都执行一次称为一次译码迭代。对于高速连续译码，需要设计乒乓缓存结构进行译码输入数据的缓存。
(3)变量节点更新。变量节点更新(VPR)执行的次数为输入缓存(RAM_L)存储深度，也是Iy_c控制字的存储深度，变量节点每次更新的节点个数由Iy_c控制字确定。更新流程为：首先变量节点更新(VPR)模块按顺序送出变量节点更新次数控制字，一方面读取相应输入缓存(RAM_L)，另一方面读取Iy_c控制字，获得本次更新变量节点的个数；其次把读取出来的Iy_c控制字送入正交织器(It1)，根据It_c控制字数值，得到本次更新的一组节点缓存(RAM_P)读取地址和相应的循环移位控制字；然后按地址同时读取360路节点缓存(RAM_P)的一组值并进行循环移位，最后按路送入每个变量节点更新模块进行更新运算。更新后的数据送入逆交织器(It2)，根据It_c控制字进行逆循环移位后，再按照It_c读取地址存回节点缓存(RAM_P)中。
(4)校验节点更新：变量节点更新(VPR)后，进行校验节点更新(SPR)。校验节点更新次数为Ix_c控制字存储深度，校验节点每次更新的节点个数由Ix_c控制字确定。更新流程为：首先校验节点更新(SPR)模块按顺序送出校验节点更新次数控制字，读取Ix_c控制字，获得本次更新校验节点的个数；其次把读取出来的Ix_c控制字按照顺序累加换算成一组节点缓存(RAM_P)读取地址；然后按地址读取360路节点缓存(RAM_P)的一组值，最后按路送入每个校验节点更新(SPR)模块进行运算。更新后的数据按照Iy_c控制字换算的读取地址存回节点缓存(RAM_P)中。
(5)译码输出。当校验节点更新(SPR)的译码迭代次数达到最大译码迭代次数时，执行译码输出，并对节点缓存(RAM_P)清零。更新流程为：按照变量节点更新(VPR)流程读出节点缓存(RAM_P)和输入缓存(RAM_L)，送入每个译码输出模块进行运算，并按360路输出译码硬判决数据。同时按照变量节点更新(VPR)流程把零存入节点缓存(RAM_P)中，实现清零。
3、交织器控制字设计
首先设k为信息位(***码)长度，m为校验位(校验码)长度，n为码长度，则n＝m+k，定义Q＝(n-k)/360。设IRA-LDPC码校验矩阵为H，则校验矩阵左半部分大小为m×k是一个稀疏矩阵，右半部分大小为m×m是一个满秩下三角矩阵，是由单位对角阵和下移一行的单位对角阵相加构成。将校验矩阵按每Q行(行块)、每360列(列块)分成360×n/360块，则校验矩阵左半部分子阵上下每块之间为循环右移关系。交织器控制字设计时，首先对校验矩阵右半部分进行按列交换；然后对每个列块，按照先列后块、块间相连的顺序进行校验比特编码，每个校验比特编码由左右两部分组成：左边部分代表列号，从1至360，右边部分代表每个校验比特的序号，序号按列块从左至右的顺序叠加；最后按行读取第一个行块编号数据，对编号的右边部分进行升序排列后，即完成交织器控制字设计，其中排序后的数据索引为列间交织控制字，编号的左边部分为列内循环移位控制字。
如图2至图4所示，为了表示方便，设计了符合DVB-S2标准规则的IRA-LDPC码的简化校验矩阵H如下所示，其中k＝16，n＝32，m＝16，进行4路并行译码，则Q＝4。
第一步：校验矩阵右半部分进行按列交换。
第二步：对每个列块，按照先列后块、块间相连的顺序进行校验比特编码。
第三步：按行读取第一个行块编号数据。
表F-1第一个行块编号数据及其索引
第四步：对编号的右边部分进行升序排列。
表F-2交织器控制字
上表中第一行数据为排序后的数据索引，即为列间交织控制字，第二行数据为编号的左边部分，即为列内循环移位控制字。
基于DVB-S2标准IRA-LDPC码的准循环特点，在并行译码时的中间计算结果只需要进行列间交织和列内循环移位即可实现二维交织，把二维运算简化为两个一维运算。
以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。

Claims (3)

1.一种基于DVB-S2标准的LDPC码并行译码FPGA实现架构，其特征在于，包括：
串并转换模块，用于对串行译码输入进行并行存储控制，前面***码按顺序分别并行存储至N个输入缓存中，后面校验码按顺序分别串行存储至N个输入缓存中；
输入缓存模块，由N个独立存储器组成，单输入单输出，存储译码输入，每个存储器的存储深度为码长除以N；
变量节点更新模块，由N个独立变量节点更新模块组成，变量节点每次更新从相应输入缓存中读取一个数据，从节点缓存中按Iy_c控制字读取多个数据，按变量节点更新规则更新后，再按Iy_c控制字存储至节点缓存中；
交织器模块，由正交织器和逆交织器组成，用以实现节点缓存数据的存储地址间交织和N个数据的内循环移位；
正交织器实现节点缓存数据按It_c控制字规则的列间交织和列内循环移位，并输出至变量节点更新；逆交织器实现变量节点更新后数据按It_c控制字逆规则的列内循环移位和列间交织，并输出至节点缓存；
节点缓存模块，由N个独立存储器组成，双输入双输出，所有存储器都同时按相同地址读取或存储数据，对应存储N路校验节点更新之后的中间数据，存储深度为校验矩阵中每个按行块的所有行重之和；
校验节点更新模块，由N个独立校验节点更新模块组成，校验节点每次更新从节点缓存中按Ix_c控制字读取多个数据，按校验节点更新规则更新后，再按Ix_c控制字存储至节点缓存中；
Ix_c为校验节点更新控制字，是校验矩阵每个按行块中的每行行重的集合，Iy_c为变量节点更新控制字，是校验矩阵按列块中的每块首列列重的集合，It_c为交织器控制字，包括交织器对节点缓存存取地址的列间交织控制字，和相应地址上读取N路数据后的列内循环移位控制字，N为预定值。
2.基于权利要求1所述架构的译码方法，其特征在于，包括如下步骤：
(1)初始化，节点缓存置零，校验节点更新载入Ix_c控制字、变量节点更新载入Iy_c控制字和交织器载入It_c控制字；
(2)译码输入，检测译码输入使能有效时，计数器开始计数；前面***码时，计数器除以N取余作为N个输入缓存的片选信号，计数器除以N取整作为每个输入缓存地址信号；后面校验码时，计数器除以Q取余加***码存储地址偏移后作为每个输入缓存地址信号，计数器除以Q取整作为N个输入缓存片选信号；整个码字输入结束后，开始译码，其中变量节点更新和校验节点更新按顺序都执行一次称为一次译码迭代，对于高速连续译码，需要设计乒乓缓存结构进行译码输入数据的缓存；
(3)变量节点更新，变量节点更新执行的次数为输入缓存存储深度，也是Iy_c控制字的存储深度，变量节点每次更新的节点个数由Iy_c控制字确定；
更新流程为：首先变量节点更新模块按顺序送出变量节点更新次数控制字，一方面读取相应输入缓存，另一方面读取Iy_c控制字，获得本次更新变量节点的个数；其次把读取出来的Iy_c控制字送入正交织器，根据It_c控制字数值，得到本次更新的一组节点缓存读取地址和相应的循环移位控制字；然后按地址同时读取N路节点缓的一组值并进行循环移位，最后按路送入每个变量节点更新模块进行更新运算；更新后的数据送入逆交织器，根据It_c控制字进行逆循环移位后，再按照It_c读取地址存回节点缓存中；
(4)校验节点更新：变量节点更新后，进行校验节点更新，校验节点更新次数为Ix_c控制字存储深度，校验节点每次更新的节点个数由Ix_c控制字确定；
更新流程为：首先校验节点更新模块按顺序送出校验节点更新次数控制字，读取Ix_c控制字，获得本次更新校验节点的个数；其次把读取出来的Ix_c控制字按照顺序累加换算成一组节点缓存读取地址；然后按地址读取N路节点缓存的一组值，最后按路送入每个校验节点更新模块进行运算；更新后的数据按照Iy_c控制字换算的读取地址存回节点缓存中；
(5)译码输出，当校验节点更的译码迭代次数达到最大译码迭代次数时，执行译码输出，并对节点缓存清零；
更新流程为：按照变量节点更新流程读出节点缓存和输入缓存，送入每个译码输出模块进行运算，并按N路输出译码硬判决数据；同时按照变量节点更新流程把零存入节点缓存中，实现清零。
3.根据权利要求2所述的译码方法，其特征在于，所述交织器控制字设计具体如下：
首先设k为信息位长度，m为校验位长度，n为码长度，则n＝m+k，定义Q＝(n-k)/N，设IRA-LDPC码校验矩阵为H，则校验矩阵左半部分大小为m×k是一个稀疏矩阵，右半部分大小为m×m是一个满秩下三角矩阵，是由单位对角阵和下移一行的单位对角阵相加构成，将校验矩阵按每Q行、每N列分成N×n/N块，则校验矩阵左半部分子阵上下每块之间为循环右移关系；
交织器控制字设计时，首先对校验矩阵右半部分进行按列交换；然后对每个列块，按照先列后块、块间相连的顺序进行校验比特编码，每个校验比特编码由左右两部分组成：左边部分代表列号，从1至N，右边部分代表每个校验比特的序号，序号按列块从左至右的顺序叠加；最后按行读取第一个行块编号数据，对编号的右边部分进行升序排列后，即完成交织器控制字设计，其中排序后的数据索引为列间交织控制字，编号的左边部分为列内循环移位控制字。
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