CN101192833B - 一种低密度校验码ldpc并行编码的装置及方法 - Google Patents

Abstract

本发明涉及通信领域，提供了一种低密度校验码LDPC并行编码的装置及方法。采用串并相结合的分步编码的方法，给出一种具有线性复杂度，采用预编码和并行卷积编码结构相结合的级连编码方案。实现该编码方案的编码装置主要部件包括信息存储单元、预编码单元和编码单元(包括数据分配单元和卷积编码单元)，还包括v(0)校验比特的生成单元。本发明的编码装置采用了循环移位寄存器和模2加法器，实现简单，避免了向量及矩阵的乘法运算，降低了编码装置的复杂度；本发明提供的编码装置具有很强的可扩展性，采用多个基本编码器进行并行编码，使得编码效率提高到采用单个基本编码装置的数倍，因而在硬件复杂度允许范围内，可尽可能多地采用并行结构，大大提高编码效率。

Description

一种低密度校验码LDPC并行编码的装置及方法

技术领域

本发明涉及通信领域，尤其涉及一种低密度校验码LDPC并行编码的装置及方法。

背景技术

低密度校验码LDPC是最先由Gal lager在1964年提出的一种性能接近香农(Shannon)限的编码方式，在很长一段时间里，由于受科技水平的限制，LDPC并没有得到重视和推广，直到1996年D.Mac Kay和R.Neal证明了LDPC码性能和成本都优于Turbo码(BROLAND公司开发的系列语言软件)，LDPC码才再次进入人们的视野，掀起了一股研究热潮。

在低密度校验码LDPC从理论研究进入实用发展的进程中，编码复杂度及其造成的编码时延，成为制约LDPC码在高速数据业务中应用的一个关键因素。

IEEE 802.16e中LDPC码从简化编码复杂度的角度出发，采用循环移位和矩阵分块技术，将大的校验矩阵分解为多个小矩阵的并行结构。其中，LDPC码以一组或几组***的LDPC码为母码扩展产生，校验矩阵H定义为

$H=\left[\begin{array}{cccccc}{P}_{\mathrm{0,0}}& P_{\mathrm{0,1}}& P_{\mathrm{0,2}}& \·\·\·& P_{0,n_b-2}& P_{0,n_b-1}\\ P_{\mathrm{1,0}}& P_{\mathrm{1,1}}& P_{\mathrm{1,2}}& \·\·\·& P_{1,n_b-2}& P_{1,n_b-1}\\ P_{\mathrm{2,0}}& P_{\mathrm{2,1}}& P_{\mathrm{2,2}}& \·\·\·& P_{2,n_b-2}& P_{2,n_b-1}\\ \·\·\·& \·\·\·& \·\·\·& \·\·\·& \·\·\·& \·\·\·\\ P_{m_b-\mathrm{1,0}}& P_{m_b-\mathrm{1,1}}& P_{m_b-\mathrm{1,2}}& \·\·\·& P_{m_b-1,n_b-2}& P_{m_b-1,n_b-1}\end{array}\right]$

式中P_i，j为z ×z零矩阵或置换矩阵，其中i的取值范围为0，1，2，…，(m_b-1)，j的取值范围为0，1，2，…(n_b-1)，校验矩阵H由m_b×n_b维基矩阵H_b扩展而成，则码长n＝z×n_b，校验比特m＝z×m_b，

信息位个数为k＝n-m。置换矩阵采用z×z单位阵右循环移位生成，可由其向右循环的位数确定。

校验矩阵H的设计过程是：首先将校验矩阵的生成矩阵H_b中0元素换成-1，1换为置换矩阵的循环移位的次数，由此生成校验矩阵的基矩阵H_bm，再将H_bm扩展为校验矩阵H。H_b分成两部分，

H_b1对应于信息比特，H_b2对应于校验比特。H_b2进一步分解成两部分，H_b2＝[h_b|H′_b2]，h_b是m_b维列向量，其中有奇数个非零元素，H′_b2是双对角矩阵，当i＝j和i＝j+1时对应位置的元素为1，其他位置为0。

h_b中h_b(0)＝l，h_b(m_b-1)＝l，h_b(x)＝l′，0≤l＜z，0≤l′＜z，1≤x≤m_b-2，h_b(i)＝0，0＜i＜m_b-1，i≠x，h_b(0)和h_b(m_b-1)循环移位的次数必须相同。X是H_bm中非负的、未确定的元素行的索引。H′_b2中的元素在构造H时，均扩展成单位阵。

针对上述校验矩阵，IEEE 802.16e中给出了三种编码方案的基本原理，包括串行编码、并行编码和多个小矩阵相乘的并行编码方案：

方法1——串行编码

信息序列s分成k_b组，k_b＝n_b-m_b，每组z个比特。将分组后的s记为u：u＝[u(0)^T，u(1)^T，…，u(k_b-1)^T]^T，u中的每个元素是z维列向量，即u(i)＝[s_izs_iz+1…s_(i+1)z-1]^T，使用H_bm进行编码，校验序列可按z个比特分组产生。分组后的校验序列定义为v，v＝[v(0)^T，v(1)^T，…，v(m_b-1)^T]^T，v中的每个元素是z维列向量，即v(i)＝[p_izp_iz+1…p_(i+1)z-1]^T，发射序列c＝[u，v]，编码过程分成两步完成：

(1)初始化，确定v(0)；

将H_bmc按行相加，得到

$P_{p\left({x,k}_b\right)}v\left(0\right)=\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}\underset{i=0}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)---\left(1\right)$

其中1≤x ≤m_b-2，是H_bm中非负的、未确定的元素行的索引。P_i中i指的是公式(1)中的p(x，k_b)或p(i，j)，表示循环z×z单位阵的右循环移位的次数。求v(0)时可将(1)左乘由于p(x，k_b)表示右次数，所以

(2)利用回归运算，求v(i+1)，假设已知v(i)，其中0≤i≤m_b-2。

根据H′_b2的结构，求校验比特得回归运算可写成：

$v\left(1\right)=\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p(i,k_b)}v\left(0\right),$ i＝0       (2)

$v(i+1)=v\left(i\right)+\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p\left({i,k}_b\right)}v\left(0\right),$ i＝1，…，m_b-2         (3)

式中P_-1＝0_z×z。通过公式(2)和(3)可确定除v(0)外的所有校验比特。

方法2——并行编码，该方法和方法1不同之处在于：

(1)初始化，确定v(0)；

$v\left(0\right)=P_{p\left({x,k}_b\right)}^{-1}\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}\left(\underset{q=0}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(q,j)}\right)u\left(j\right)---\left(4\right)$

(2)利用公式(5)式，可并行计算v(1)到v(m_b-1)：

$v\left(i\right)=\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}\left(\underset{q=i}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(q,j)}\right)u\left(j\right)+\underset{q=i}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(q,k_b)}v\left(0\right),$ i＝1，…，m_b-1           (5)

方法3——小矩阵相乘的编码方法

采用LDPC的快速编码方案，将矩阵H重新化成下列形式

$H=\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right]---\left(6\right)$

其中A的维数是(m-z)×k，B的维数是(m-z)×z，T的维数是(m-z)×(m-z)，C的维数是z×k，D的维数是z×z，E的维数是z×(m-z)

$\left(\begin{array}{c}B\\ D\end{array}\right)$ 和D分别对应于h_b和h_b(m_b-1)的扩展。

因此，将码字分成三部分，c＝(u p₁p₂)，u是***码信息位，p₁和p₂是校验位，p₁长度是z，p₂长度为(m-z)。根据Hc^T＝0及(6)可得公式(7)和(8)：

${\mathrm{Au}}^T+{\mathrm{Bp}}_1^T+{\mathrm{Tp}}_2^T=0---\left(7\right)$

$({\mathrm{ET}}^{-1}A+C)u^T+({\mathrm{ET}}^{-1}B+D)p_1^T=0---\left(8\right)$

由校验矩阵H的性质可知

(或者循环移位)，则有：

$p_1^T=({\mathrm{ET}}^{-1}A+C)u^T$

$p_2^T=T^{-1}({\mathrm{Au}}^T+{\mathrm{Bp}}_1^T)$

因而，编码过程可用图1所示的操作完成，图1所示的操作由以下四步操作完成，即：

(1)计算Au^T和Cu^T

(2)计算ET^-1(Au^T)

(3)计算

$p_1^T={\mathrm{ET}}^{-1}\left({\mathrm{Au}}^T\right)+{\mathrm{Cu}}^T$

(4)计算

$p_2^T=T^{-1}({\mathrm{Au}}^T+{\mathrm{Bp}}_1^T)$

IEEE802.16e中虽然给出了三种编码方案的基本原理，但并没有给出具体电路的设计原理和方法。虽然串行编码方案，即方法1，虽然结构比较简单，但是编码效率比较低，很难应用于高速数据传输***中；对于全并行编码方案，即方法2，尽管可以有效提高编码速度，但是硬件复杂度高，占用存储空间大，实现比较困难；小矩阵相乘的并行编码方案，即方法3，虽然可以有效的提高编码速度，而且在分解的矩阵块比较小时，硬件实现的复杂度比较低，但其编码复杂度仍随矩阵阶数的增加呈指数增长，对于分块大小和码长都有一定的限制。

由此可见，现有技术中提供的这三种方案都有明显的缺陷，制约了LDPC码的编码实现，限制了LDPC码在高速数据业务中的应用，尤其是其所涉及到硬件电路方面，并没有具体的实现方案，IEEE802.16e也仅仅是提供了LDPC码的基本编码原理。

发明内容

鉴于上述现有技术所存在的问题，本发明的实施例是提供一种低密度校验码LDPC并行编码的装置及方法，解决现有LDPC编码实现所存在的问题，从而为LDPC码在高速数据业务中的应用得到广泛的推广提供了有力的理论依据以及硬件实现的基础。

本发明的实施例是通过以下技术方案实现的：

一种低密度校验码LDPC并行编码的装置，包括信息存储单元、预编码单元和编码单元，信息存储单元与预编码单元相连，预编码单元与编码单元相连，

信息存储单元包括一个或一个以上的循环移位寄存器，用于将信息序列按照每组包含一定数量的信息位存储在相应的循环移位寄存器中，确定所述循环移位寄存器抽头的数量及位置，具体为：采用一个所述装置进行编码时，所述循环移位寄存器对应的抽头的数量及位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量及数值确定；采用一个以上的所述装置进行并行编码时，所述循环移位寄存器对应的抽头的数量根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量确定，所述循环移位寄存器对应的抽头的位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数值和所述装置的序号确定；

预编码单元包括一个或一个以上的模2加法器，所述预编码单元用于根据信息存储单元中循环移位寄存器抽头的数量及位置确定所述循环移位寄存器抽头输出与模2加法器之间的对应关系，并将参与校验方程的信息位及特定校验位进行模2加法运算以完成校验序列的预编码，所述模2加法器的数量由LDPC码校验矩阵的基矩阵的行数确定，输入对应模2加法器的比特的数量由LDPC校验矩阵的基矩阵的第一子矩阵对应行中非负元素的数量确定；

编码单元，用于根据所述预编码单元完成的预编码，进一步完成LDPC并行编码，编码单元包括数据分配单元和卷积编码单元，其中数据分配单元与所述预编码单元相连，数据分配单元与卷积编码单元相连，所述数据分配单元用于将所述预编码单元中的模2加法器在不同时刻得到的数据分别送入卷积编码单元中相应的卷积编码器；所述卷积编码单元包括一个或一个以上的卷积编码器，所述卷积编码器用于对其接收的所述数据进行编码，生成与LDPC码所述信息序列对应的校验序列，其中卷积编码器的数量根据预编码单元中模2加法器的数量确定。

一种低密度校验码LDPC并行编码的方法，采用LDPC并行编码的装置进行编码的步骤包括：

将信息序列按照每组包含一定数量的信息位存储在相应的循环移位寄存器中，确定所述循环移位寄存器抽头的数量及位置，具体为：

采用一个所述装置进行编码时，所述循环移位寄存器对应的抽头的数量及位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量及数值确定；采用一个以上的所述装置进行并行编码时，所述循环移位寄存器对应的抽头的数量根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量确定，所述循环移位寄存器对应的抽头的位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数值和所述装置的序号确定；

根据所述循环移位寄存器抽头的数量及位置确定所述循环移位寄存器的抽头输出与预编码过程中用到的模2加法器之间的对应关系，并将参与校验方程的信息位及特定校验位进行模2加法运算以完成校验序列的预编码，进一步完成LDPC并行编码，所述进一步完成LDPC并行编码的步骤包括：将所述模2加法器在不同时刻得到的数据分别送入相应的卷积编码器中进行编码，所述卷积编码器用于对送入的所述数据进行编码，生成与LDPC码所述信息序列对应的校验序列，其中卷积编码器的数量根据预编码单元中模2加法器的数量确定，所述模2加法器的数量由LDPC码校验矩阵的基矩阵的行数确定，输入对应模2加法器的比特的数量由LDPC校验矩阵的基矩阵的第一子矩阵对应行中非负元素的数量确定。

由上述本发明提供的技术方案可以看出，本发明提供了一种低密度校验码LDPC并行编码的装置及方法，本发明的编码装置采用了循环移位寄存器和模2加法器，实现简单，避免了向量及矩阵的乘法运算，降低了编码装置的复杂度；本发明提供的编码装置具有很强的可扩展性，采用N个基本编码器进行并行编码，使得编码效率提高到采用单个基本编码装置的N倍，因而在硬件复杂度允许范围内，可尽可能多地采用并行结构，大大提高编码效率。

附图说明

图1为现有技术的小矩阵相乘编码方法的基本原理；

图2为本发明的实施例提供的LDPC的基本编码装置结构示意图；

图3为本发明的实施例提供的IEEE802.16e中LDPC的基本编码器原理结构示意图；

图4为本发明的实施例采用的一种递归卷积编码器原理结构示意图；

图5为本发明的实施例的LDPC码编码器(1/2码率、码长为2304)中采用的递归卷积编码器的原理结构示意图；

图6为本发明的实施例采用的另外一种递归卷积编码器原理结构示意图；

图7为本发明的实施例采用N个基本编码单元的LDPC并行编码器装置结构示意图；

图8为本发明的实施例采用N个并行编码器装置结构中采用的第j个基本编码器装置结构示意图；

图9为本发明的实施例的LDPC码编码器(1/2码率、码长为2304)装置示意图。

具体实施方式

本发明的实施例采用串并相结合的分步编码的方法，给出一种具有线性复杂度，采用预编码和并行卷积编码结构相结合的级连编码方案。实现该编码方案的编码装置主要部件包括信息存储单元、预编码单元和编码单元，还包括v(0)校验比特也就是特定校验位的生成单元，编码单元包括数据分配单元和卷积编码单元，v(0)校验比特的生成单元与信息存储单元相连，信息存储单元与预编码单元相连，预编码单元与编码单元中的数据分配单元相连，数据分配单元与卷积编码器单元相连，如图2所示。

在此需要说明的是：本发明的实施例中提到的H为LDPC码的校验矩阵，H_b为校验矩阵H的生成矩阵，H_bm为校验矩阵H的基矩阵。

本发明的实施例所提供的LDPC并行编码的装置及方法所利用的原理为：

将信息序列s按照一组z个比特分成k_b组，k_b＝n_b-m_b，n_b为IEEE802.16e所述校验矩阵H的基矩阵H_bm的列数，m_b为IEEE802.16e所述校验矩阵H的基矩阵H_bm的行数，分组后的信息序列定义为u，u＝[u(0)^T，u(1)^T，…，u(k_b-1)^T]^T，u中的每个元素是z维列向量，即u(i)＝[s_izs_iz+1…s_(i+1)z-1]^T；将与信息序列s对应的校验序列也按z个比特一组分成m_b组，分组后的校验序列定义为v，v＝[v(0)^T，v(1)^T，…，v(m_b-1)^T]^T，v中的每个元素是z维列向量，即v(i)＝[p_izp_iz+1…p_(i+1)z-1]^T。

根据IEEE802.16e所述，校验矩阵的生成矩阵H_b可以写成如下形式：

由于第一组z个校验比特v(0)可通过简单运算已知，因而可将v(0)看作第k_b+1组信息比特，也就是说在原有的k_b组信息比特的基础上增加一组校验比特v(0)，而公式(9)中H_b可等效为另一种形式，即公式(10)，以便与信息比特的这种变化相对应：

将校验矩阵H、校验矩阵的基矩阵H_bm写成与公式(10)相似的形式，可以得到：

H＝[H₁H₂]      (11a)

和

(11b)

其中H₁，即H的第一子矩阵，为m_bz×(k_b+1)z维矩阵；H₂，即H的第二子矩阵，为m_bz×(m_b-1)z维矩阵；H_bm1，即H_bm的第一子矩阵，为m_b×(k_b+1)维矩阵；H_bm2，即H_bm的第二子矩阵，为m_b ×(m_b-1)维矩阵。通过公式(11a)可得到H与LDPC码信息位和检验位构成的c＝[u(0)^T，…，u(k_b-1)^T，v(0)^T，…，v(m_b-1)^T]^T之间满足：

H·c＝0           (12)

令c₁＝[u(0)^T，…，u(k_b-1)^T，v(0)^T]^T，c₂＝[v(1)^T，…，v(m_b-1)^T]^T，则有：

H₁·c₁+H₂·c₂＝0(13)

根据上述结果和公式(13)，可以将IEEE 802.16e中LDPC码的编码过程划分成三步：

第一步是计算校验比特向量v(0)；

第二步是通过预编码计算向量H₁·c₁的值，该计算过程可通过循环移位寄存器和模2加法器实现；

第三步是根据H₁·c₁的取值，利用卷积编码器求出校验比特向量c₂。

下面结合图3和图4具体说明本发明提供的LDPC并行编码的基本编码过程、编码装置以及编码方法，也就是编码器的结构以及设计方法，图3所示为本发明提供的IEEE802.16e中LDPC的基本编码器原理结构示意图，图4为本发明采用的一种递归卷积编码器原理结构示意图。

为完成所述基本编码过程，IEEE 802.16e中LDPC码的编码器将由五个基本器件组成，即：v(0)生成器(也就是特定校验比特的生成单元)，信息存储器(也就是信息存储单元)，预编码器(也就是预编码单元)，数据分配器(也就是数据分配单元)和卷积编码单元：

(1)v(0)生成器的功能是根据公式(4)，计算得到向量v(0)的取值。

(2)信息存储器的功能是将信息比特按每z个一组进行存储，以便于参加预编码运算。

信息存储器的设计过程是：

首先确定信息存储器中共包含的循环移位寄存器个数和大小：由于本发明将计算得到的校验向量v(0)看作是特殊的信息位，因而循环移位寄存器的个数为n_b-m_b+1＝k_b+1，大小为z，即每个循环移位寄存器包含z个二进制存储单元；

然后确定每个循环移位寄存器对应抽出的抽头的数量和抽头的位置，抽头的数量和抽头的位置由LDPC码校验矩阵的基矩阵H_bm的对应列中非负元素的数量及数值确定。比如，当H_bm的第i列有三个大于等于零的值ai、bi、和ci时，则从第i个循环移位寄存器的第ai个存储单元、第bi个存储单元和第ci个存储单元依次抽出三个抽头，并送入对应的模2加法器，以便于参加预编码运算。

(3)预编码器的功能是并行地将参与每个校验方程的信息位以及校验位v(0)进行模2和运算生成校验比特。根据对公式(13)的不同分析结果，预编码器有两种相应的设计过程，分别是：

预编码器的第一种设计过程是：

首先根据LDPC码H_bm的行数即m_b确定预编码器中包含m_b-1个模2加法器；这是因为分析公式(13)可知，图4所示的递归卷积编码器中，输入序列可以由

共m_b个比特减少为

共m_b-1个比特，同样可以得到共m_b-1个校验比特，也就是说，如果以具体的例子来说明的话，本发明采用如图5所示的递归卷积编码器，输入序列由减少为

时，一样可以得到输出校验比特为

在这种处理方式下，图3中的第m_b个模2加法器和第m_b个卷积编码器可以去掉，而且在这种处理方式下，以后相应的处理步骤只能是将图3中的第m_b个模2加法器和第m_b-1个卷积编码器去掉。

然后确定输入每个模2加法器的比特数：该输入比特数即为公式(11b)中H_bm1对应行的行重，即对应行中非负元素的个数；

最后确定循环移位寄存器抽头输出与模2加法器之间的对应关系：当LDPC码校验矩阵的基矩阵H_bm的第i列有三个非负值ai(位于校验矩阵的第j 1行)、bi(位于校验矩阵的第j2行)、和ci(位于校验矩阵的第j3行)时，则从第i个循环移位寄存器的第ai个存储单元引出的抽头将送入第j1个模2加法器，第bi个存储单元引出的抽头将送入第j2个模2加法器，第ci个存储单元引出的抽头将送入第j3个模2加法器。

预编码器的第二种设计过程为：

分析公式(13)可知，图4所示的卷积编码器结构中，还可以将

共m_b-1个比特依次输入递归卷积编码器，依次得到校验比特

如图6所示。在这种递归卷积编码器原理结构下，本案中与递归卷积编码相关的各步骤需要进行相应的改变。在这种处理方式下，图3中的第1个模2加法器和第m_b-1个卷积编码器可以去掉。也就是说，在这种处理方式下，除了将图3中的第1个模2加法器去掉之外，其他的步骤和预编码器的第一种设计过程相同，也就是说这种设计过程中输入每个模2加法器的比特数的确定方法和循环移位寄存器抽头输出与模2加法器之间的对应关系的确定方法和预编码器的第一种设计过程中使用的相应确定方法都是相同的。

(4)针对两种不同的预编码器的设计过程，数据分配器也有两种不同的方案，这两种方案分别是：

针对第一种预编码器设计过程的数据分配器的设计过程：数据分配器是将m_b-1个模2加法器在不同时刻得到的数据送入递归卷积编码器中进行编码，生成LDPC码的校验比特c₂。

模2加法器输出数据比特与递归卷积编码器的对应关系是：当t mod(m_b-1)＝j时，则将共m_b-1个比特依次送入第j个递归卷积编码进行编码，得到

共m_b-1个校验比特。

针对第二种预编码器设计过程的数据分配器的设计过程：数据分配器是将m_b-1个模2加法器在不同时刻得到的数据

送入递归卷积编码器中进行编码，生成LDPC码的校验比特c₂。

模2加法器输出数据比特与递归卷积编码器的对应关系是：当t mod(m_b-1)＝j时，则将共m_b-1个比特依次送入第j个递归卷积编码进行编码，得到

共m_b-1个校验比特。

(5)卷积编码器是根据数据分配器输出序列进行卷积编码，生成LDPC码所对应的校验比特。针对两种不同的预编码器的设计过程，卷积编码器也有两种不同的方案，这两种方案分别是：

针对第一种预编码设计过程，该卷积编码器的设计过程是：

首先，确定递归卷积编码器的个数为m_b-1，相应的去掉图3中的第m_b个卷积编码器；

然后，根据IEEE 802.16e中H_bm的特点，确定每个递归卷积编码器的递归多项式为1/(1+D)，其中D表示延迟时间；

最后，确定第j个递归卷积编码器的初始值为

其中j＝t modm_b-1，j＝0，1，…，m_b-2。

针对第二种预编码设计过程，该卷积编码器的设计过程是：

首先，确定递归卷积编码器的个数为m_b-1，相应的去掉图3中的第m_b个递归卷积编码器；

然后，根据IEEE 802.16e中H_bm的特点，确定每个递归卷积编码器的递归多项式为1/(1+D)，其中D表示延迟时间；

最后，确定第j个递归卷积编码器的初始值为

其中j＝t modm_b-1，j＝0，1，…，m_b-2。

(6)由所述编码原理，确定递归卷积编码器的输出比特与公式(13)所给LDPC校验向量c₂的对应关系是：

$c_2={[{v\left(1\right)}^T,\·\·\·,{v(m_b-1)}^T]}^T={[{\left[\begin{array}{c}{p}_z\\ p_{z+1}\\ \·\\ \·\\ \·\\ p_{2z-1}\end{array}\right]}^T{\left[\begin{array}{c}{p}_{2z}\\ p_{2z+1}\\ \·\\ \·\\ \·\\ p_{3z-1}\end{array}\right]}^T\·\·\·{\left[\begin{array}{c}{p}_{(m_b-1)z}\\ p_{(m_b-1)z+1}\\ \·\\ \·\\ \·\\ p_{m_{b}z-1}\end{array}\right]}^T]}^T={\left[{\left[\begin{array}{c}{p}_0^1\\ p_1^1\\ \·\\ \·\\ \·\\ p_{z-1}^1\end{array}\right]}^T{\left[\begin{array}{c}{p}_0^2\\ p_1^2\\ \·\\ \·\\ \·\\ p_{z-1}^2\end{array}\right]}^T{\·\·\·\left[\begin{array}{c}{p}_0^{m_b-1}\\ p_1^{m_b-1}\\ \·\\ \·\\ \·\\ p_{z-1}^{m_b-1}\end{array}\right]}^T\right]}^T---\left(14\right)$

因而，向量v(0)和c₂共同确定IEEE 802.16e中所给LDPC码的校验比特v＝[v(0)^T，v(1)^T，…，v(m_b-1)^T]^T。

由所述的编码器结构和编码过程，结合图3和图4，说明本发明采用所述编码器结构进行LDPC编码时，输出校验比特与时钟周期t之间的对应关系是：

(1)当t＝0时，针对第一种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特输出，即在第一个时钟周期内，所述编码器输出一个校验比特

针对第二种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，即在第一个时钟周期内，所述编码器输出一个校验比特

(2)当t＝1时，针对第一种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，同时，第0个递归卷积编码器输出第二个校验比特即在第二个时钟周期内，所述编码器同时输出两个校验比特

和

针对第二种预编码器的设计过程，预编码单元产生m_b-1个中间比特其中直接送入第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，同时，第0个递归卷积编码器输出第二个校验比特

即在第二个时钟周期内，所述编码器同时输出两个校验比特

和

(3)当t＝2时，针对第一种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第2个递归卷积编码器的移位寄存器中，并作为第一个校验比特输出，同时，第0和第1个递归卷积编码器各输出一个校验比特和即在第三个时钟周期内，所述编码器同时输出三个校验比特

和

针对第二种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第2个递归卷积编码器的移位寄存器中，并作为第一个校验比特输出，同时，第0和第1个递归卷积编码器各输出一个校验比特

和即在第三个时钟周期内，所述编码器同时输出三个校验比特和

(4)依此类推，当t＝m_b-2时，针对第一种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第m_b-2个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，同时，第0～第m_b-3个递归卷积编码器各输出一个校验比特，对应分别为

即在第m_b-1个时钟周期内，所述编码器同时输出m_b-1个校验比特

针对第二种预编码器的设计过程，预编码单元产生m_b-1个中间比特

其中

直接送入第m_b-2个递归卷积编码器的移位寄存器中，并作为第-个校验比特

输出，同时，第0～第m_b-3个递归卷积编码器各输出一个校验比特，对应分别为

即在第m_b-1个时钟周期内，所述编码器同时输出m_b-1个校验比特

(5)针对这两种预编码器的设计过程，当t≥(m_b-2)时，由于所有m_b-1个递归卷积编码器都会输出一个校验比特，因此所述编码器将同时输出m_b-1个校验比特；

由所述过程可看出：除最初的m_b-2个时钟周期外，通过本发明设计的LDPC编码器结构可在每个时钟周期内并行产生m_b-1个校验比特，同时避免了复杂的向量和矩阵乘法运算。

在所述的编码器结构的基础上，可以通过采用N个并行结构实现并行编码，进而将编码效率提高N倍。

从上述编码器结构及校验比特生成过程可以看出，所生成的校验向量c₂中的(m_b-1)z个元素可以分成z组来生成，每组产生的(m_b-1)个校验比特之间并不会相互影响，因而，可采用与图3所示相同的N个结构进行并行编码，从而将编码效率提高N倍，其中要求N满足z mod N＝0。

所述的采用N个并行编码器进行编码的结构如图7所示，其中第j个基本编码器的结构如图8所示。该并行编码器结构的特点是：

(1)所采用的N个编码器结构中的预编码单元、数据分配单元和卷积编码单元均与图3所示相同的结构；

(2)N个并行编码器结构中的循环移位寄存器的个数和每个循环移位寄存器中包含的存储单元数也完全相同，不同的是由每个循环移位寄存器引出抽头的存储单元的序号不同。具体地说，当H_bm中第i列有三个非负值a_0，i、b_0，i和c_0，i，则：

从第一个编码器结构中的第i个循环移位寄存器中第a_0，i、b_0，i和c_0，i存储单元各引出一个抽头；

从第二个编码器结构中的第i个循环移位寄存器中引出抽头的存储单元的序号分别为(a_0，i+z/N)mod z、(b_0，i+z/N)mod z和(c_0，i+z/N)mod z；

从第三个编码器结构中的第i个循环移位寄存器中引出抽头的存储单元的序号分别为(a_0，i+2z/N)mod z、(b_0，i+2z/N)mod z和(c_0，i+2z/N)mod z；

依此类推，从第N个编码器结构中的第i个循环移位寄存器中引出抽头的存储单元的序号分别为(a_0，i+(N-1)z/N)mod z、(b_0，i+(N-1)z/N)mod z和(c_0，i+(N-1)z/N)mod z。

(3)多增加的(N-1)个编码器结构中循环移位寄存器中，由存储单元引出的抽头与模2加法器之间的对应关系与第一个编码结构相同。具体地说，当H_bm中第i列的三个非负值a_0，i、b_0，i和c_0，i，分别对应于H_bm的第j1、j2和j3行时，则：

第一个编码结构中，第i个循环移位寄存器中第a_0，i、b_0，i和c_0，i存储单元引出的三个抽头分别对应送人第j1、j2和j3个模2加法器；

第二个编码器结构中，第i个循环移位寄存器中第(a_0，i+z/N)mod z、(b_0，i+z/N)mod z和(c_0，i+z/N)mod z存储单元引出的三个抽头分别对应送入第j1、j2和j3个模2加法器；

第三个编码器结构中，第i个循环移位寄存器中第(a_0，i+2z/N)mod z、(b_0，i+2z/N)mod z和(c_0，i+2z/N)mod z存储单元引出的三个抽头分别对应送入第j1、j2和j3个模2加法器；

依此类推，第N个编码器结构中，第i个循环移位寄存器中第(a_0，i+(N-1)z/N)mod z、(b_0，i+(N-1)z/N)mod z和(c_0，i+(N-1)z/N)mod z存储单元引出的三个抽头分别对应送入第j1、j2和j3个模2加法器。

(4)由图7所示，递归卷积编码器的输出比特与公式(13)所给LDPC校验向量c₂的对应关系是：

因而，向量v(0)和c₂共同确定IEEE 802.16e中所给LDPC码的校验比特v＝[v(0)^T，v(1)^T，…，v(m_b-1)^T]^T。

由所述的编码器结构和编码过程，结合图7和图8(针对第一种预编码器的设计过程，去掉图8中的预编码器中的第m_b个模二加法器和卷积器单元中的第m_b-1个递归卷积编码器；针对第二种预编码器的设计过程，去掉图8中的预编码器中的第1个模二加法器和卷积器单元中的第m_b-1个递归卷积编码器)，说明本发明采用如图7和图8所示编码器结构进行LDPC编码时，输出校验比特与时钟周期t之间的对应关系是：

(1)当t＝0时，针对第一种预编码器的设计过程，与之相对应的每个基本编码器结构中的预编码单元各产生m_b-1个中间比特

去掉图5中的预编码器中的第m_b个模二加法器和卷积器单元中的第m_b-1个递归卷积编码器，其中

直接送入第1个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，

直接送入第2个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，依此类推，直接送入第N个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，因而，第一个时钟周期内，所述编码器将并行输出N个个校验比特

针对第二种预编码器的设计过程，与之相对应的每个基本编码器结构中的预编码单元各产生m_b-1个中间比特

其中直接送入第1个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，

直接送入第2个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，依此类推，

直接送入第N个基本编码器结构中的第0个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，因而，第一个时钟周期内，所述编码器将并行输出N个个校验比特

(2)当t＝1时，针对第一种预编码器的设计过程，与之相对应的每个基本编码器结构中的预编码单元各产生m_b-1个中间比特

其中

直接送入第1个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，

直接送入第2个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，依此类推，

直接送入第N个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，同时，所有基本编码器结构中的第0个递归卷积编码器各输出一个校验比特因而，在第二个时钟周期内，所述编码器将同时输出2N个校验比特和

针对第二种预编码器的设计过程，与之相对应的每个基本编码器结构中的预编码单元各产生m_b-1个中间比特

其中

直接送入第1个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特输出，直接送入第2个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，依此类推，直接送入第N个基本编码器结构中的第1个递归卷积编码器的移位寄存器中，并作为第一个校验比特

输出，同时，所有基本编码器结构中的第0个递归卷积编码器各输出一个校验比特

因而，在第二个时钟周期内，所述编码器将同时输出2N个校验比特

和

(3)依此类推，当t＝m_b-2时，所述编码器将同时输出N(m_b-1)个校验比特；

(4)针对这两种预编码器的设计过程，当t≥m_b-2时，由于所有N个基本编码器结构中的m_b-1个递归卷积编码器都会输出一个校验比特，因此所述编码器将同时输出N(m_b-1)个校验比特。

由所述过程可看出：除最初的m_b-2个时钟周期外，通过本发明设计的LDPC并行编码器结构可在每个时钟周期内并行产生N(m_b-1)个校验比特。

由所述编码器原理和编码过程，采用N个并行编码结构，可保证在每个时钟周期内产生N组校验比特，因而编码效率是采用图3所示单个编码器结构的N倍。

具体实施例：

下面以IEEE P802.16e中1/2码率LDPC码为例，说明编码的具体实现过程。表一为LDPC码的校验矩阵所对应的基矩阵H_bm，其中n_b＝24，m_b＝12，z＝96，码长n＝2304，矩阵的1～12列对应信息比特、13～24列对应校验比特，-1对应z×z零矩阵，其它对应z×z单位矩阵向右循环位数。

表一1/2码率LDPC校验矩阵的基矩阵

注：为了便于说明，表格的第一行和第一列分别表示了校验矩阵的列数和行数。

本发明的实施例提供的基本编码过程及编码器结构如下：

实施例1：根据所述技术方案，针对第一种预编码器设计过程，H_bm去掉最后一行，再去掉后面的m_b-1列，即去掉表一中第十二行后再去掉后面的11列，构成H″_b1为11x13，即公式(11b)中所给H_bm1去掉最后一行，H_bm去掉最后一行后的后面11列构成H_b2为11x11，即公式(11b)中所给H′_bm2去掉最后一行，对应编码器如图9所示，包括信息存储单元，预编码单元，数据分配单元和卷积编码单元四个主要器件，其中信息存储单元中包含13个循环移位寄存器，预编码单元中包含m_b-1＝11个模2加法器，卷积编码单元中包含m_b-1＝11个递归卷积编码器。针对第二种预编码器的设计过程，H_bm去掉表一中第一行，再去掉后面的m_b-1列，即去掉第十二行后再去掉后面的11列，构成H_b1为11x13，即公式(11b)中所给H_bm1去掉第一行，H_bm去掉第一行后的后面11列构成H_b2为11x11，即公式(11b)中所给H_bm2去掉最后一行。下面以针对第一种预编码器为例来说明具体实现方案。每个模2加法器的输入比特数由H_b1中对应行的行重确定：H_b1第一行中有5个大于等于0的数，因而第一个模2加法器的输入比特数为5；H_b1第二行中有5个大于等于0的数，因而第二个模2加法器的输入比特数为5；H_b1第三行中有5个大于等于0的数，因而第三个模2加法器的输入比特数为5；H_b1第四行中有4个大于等于0的数，因而第四个模2加法器的输入比特数为4；H_b1第五行中有4个大于等于0的数，因而第五个模2加法器的输入比特数为4；H_b1第六行中有5个大于等于0的数，因而第六个模2加法器的输入比特数为5；H″_b1第七行中有4个大于等于0的数，因而第七个模2加法器的输入比特数为4；H″_b1第八行中有4个大于等于0的数，因而第八个模2加法器的输入比特数为4；H″_b1第九行中有5个大于等于0的数，因而第九个模2加法器的输入比特数为5；H″_b1第十行中有4个大于等于0的数，因而第十个模2加法器的输入比特数为4；H″_b1第十一行中有4个大于等于0的数，因而第十一个模2加法器的输入比特数为4。

利用图9所示编码器进行编码的原理是：

(1)矩阵按行相加，即可获得仅含有第13列校验位的校验方程，由此计算出校验向量v(0)，并将v(0)存入循环移位寄存器13中；

(2)将1152个信息比特按照每z＝96个比特一组分成12组，分别送入循环移位寄存器1～循环移位寄存器12中；

(3)根据更改后的表一所示校验矩阵的基矩阵，确定由每个循环移位寄存器引出的抽头的数量和位置：校验矩阵的基矩阵第一列含有61和12两个大于等于零的值，因而从循环移位寄存器1中的第61个存储单元和第12个存储单元分别引出一个抽头；校验矩阵的基矩阵第二列含有94、27和11三个大于等于零的值，因而从循环移位寄存器2中的第94个存储单元、第27个存储单元和第11个存储单元分别引出一个抽头；依此类推，校验矩阵第13列中含有7和0两个大于等于零的值，因而从循环移位寄存器13中的第7个存储单元和第0个存储单元分别引出一个抽头；

(4)根据更改后的表一所示校验矩阵的基矩阵，确定循环移位寄存器引出的抽头与11个模2加法器的对应关系：校验矩阵的基矩阵第一列含有的两个大于等于零的值61和12分别位于矩阵H_bm的第4行和第9行，因而由第61存储单元引出的抽头送入第4个模2加法器，第12个存储单元引出的抽头送入第9个模2加法器；校验矩阵的基矩阵第二列含有的三个大于等于零的值94、27和11分别位于H_bm的第1行、第2行和第8行，因而第94个存储单元引出的抽头送入第1个模2加法器，第27个存储单元引出的抽头送入第2个模2加法器，第11个存储单元引出的抽头送入第8个模2加法器；校验矩阵的基矩阵第三列含有的六个大于等于零的值73、47、39、95、73和7分别位于H_bm的第1行、第4行、第5行、第7行、第8行和第11行，因而第73个存储单元引出的两个抽头分别送入第1个和第8个模2加法器，第47个存储单元引出的抽头送入第4个模2加法器，第39个存储单元引出的抽头送入第5个模2加法器，第95个存储单元引出的抽头送入第7个模2加法器，第7个存储单元引出的抽头送入第11个模2加法器；依此类推，校验矩阵的基矩阵H_bm第十三列含有的三个大于等于零的值7和0分别位于H_bm的第1行和第5行，因而第7个存储单元和第0个存储单元分别引出的一个抽头分别送入第1个和第5个模2加法器；

(5)根据当前时钟，确定预编码模块输出比特

与11个递归卷积编码器的对应关系：当t mod 11＝j时，则将

共11个比特对应送入第j个递归卷积编码器进行编码，j＝0，1，…，m_b-2，其中

直接确定对应递归卷积编码器的初始状态，得到

共11个校验比特。

(6)由所述编码原理，确定递归卷积编码器的输出比特与公式(13)所给LDPC校验向量c₂的关系是：

$c_2={[{v\left(1\right)}^T,\·\·\·,{v(m_b-1)}^T]}^T={[{\left[\begin{array}{c}{p}_{96}\\ p_{97}\\ \·\\ \·\\ \·\\ p_{191}\end{array}\right]}^T{\left[\begin{array}{c}{p}_{192}\\ p_{193}\\ \·\\ \·\\ \·\\ p_{287}\end{array}\right]}^T\·\·\·{\left[\begin{array}{c}{p}_{1056}\\ p_{1057}\\ \·\\ \·\\ \·\\ p_{1151}\end{array}\right]}^T]}^T={\left[{\left[\begin{array}{c}{p}_0^1\\ p_1^1\\ \·\\ \·\\ \·\\ p_{95}^1\end{array}\right]}^T{\left[\begin{array}{c}{p}_0^2\\ p_1^2\\ \·\\ \·\\ \·\\ p_{95}^2\end{array}\right]}^T{\·\·\·\left[\begin{array}{c}{p}_0^{111}\\ p_1^{11}\\ \·\\ \·\\ \·\\ p_{95}^{11}\end{array}\right]}^T\right]}^T$

因而，向量v(0)和c₂共同确定IEEE 802.16e中所给LDPC码的校验比特v＝[v(0)^T，v(1)^T，…，v(11)^T]^T。

为进一步提高编码效率，采用与如图9所示相同的N个结构进行并行编码，可将编码效率提高N倍，其中要求Z mod N≡0，在本实施例中，选择N＝2。

所述的采用N＝2个结构的并行编码器的特点是：

(1)所采用的两个基本编码器中的预编码模块、数据分配模块和卷积编码模块均与图9所示结构相同；

(2)两个基本编码器结构中的循环移位寄存器的个数和每个循环移位寄存器中包含的存储模块数也完全相同，不同的是由每个循环移位寄存器引出抽头的存储模块的序号不同。具体地说：

当从第一个编码结构中的第1个循环移位寄存器中第61和12存储模块各引出一个抽头时，则第二个编码结构中的第1个循环移位寄存器中引出三个抽头的存储模块的序号分别为(63+96/2)mod 96＝15和(12+96/2)mod 96＝60；

当从第一个编码结构中的第2个循环移位寄存器中第94、27和11存储模块各引出一个抽头时，则第二个编码结构中的第2个循环移位寄存器中引出三个抽头的存储模块的序号分别为(94+96/2)mod 96＝46、(27+96/2)mod 96＝75和(11+96/2)mod 96＝59；

依此类推，当从第一个编码结构中的第13个循环移位寄存器中第7和0存储模块各引出一个抽头时，则第二个编码结构中的第13个循环移位寄存器中引出两个抽头的存储模块的序号分别为(7+96/2)mod 96＝55和(0+96/2)mod96＝48。

(3)多增加的(N-1)＝1个编码器结构中循环移位寄存器中，由存储模块引出的抽头与模2加法器之间的对应关系与第一个基本编码器结构相同。具体地说：

当H_bm中第1列的两个非负值61和12分别对应于H_bm的第4和9行时，则第一个编码结构中，第一个循环移位寄存器中第61和12存储模块引出的三个抽头分别对应送入第4和9个模2加法器；第二个编码器结构中，第一个循环移位寄存器中，由第(63+96/2)mod 96＝15和(12+96/2)mod 96＝60存储模块引出的两个抽头分别送入第4和9个模2加法器；

当H_bm中第2列的三个非负值94、27和11分别对应于H_bm的第1、2和8行时，则第一个编码结构中，第二个循环移位寄存器中第94、27和11存储模块引出的三个抽头分别对应送入第1、2和8个模2加法器；第二个编码器结构中，由第二个循环移位寄存器中第(94+96/2)mod 96＝46、(27+96/2)mod96＝75和(11+96/2)mod 96＝59存储模块引出的三个抽头分别送入第1、2和8个模2加法器；

依此类推，当H_bm中第13列的三个非负值7和0分别对应于H_bm的第1和6行时，则第一个编码结构中，第13个循环移位寄存器中第7和0存储模块引出的两个抽头分别对应送入第1和6个模2加法器；第二个编码器结构中，第13个循环移位寄存器中第(7+96/2)mod 96＝55和(0+96/2)mod 96＝48存储模块引出三个抽头分别对应送入第1和6个模2加法器；

实施例2：针对第二种预编码器设计过程，校验矩阵的基矩阵去掉表一中第一行后，再去掉后面的11列，构成H′″_b1为11x13，即去掉表一中第一行的表一所示LDPC码校验矩阵的基矩阵的前13列，构成公式(11b)中所给子矩阵H_bm1去掉第一行，其余11列构成公式(11b)中所给予矩阵H_bm2去掉第一行，对应编码器如图9所示，包括信息存储单元，预编码单元，数据分配单元和卷积编码单元四个主要器件，其中信息存储单元中包含13个循环移位寄存器，预编码单元中包含m_b-1＝11个模2加法器，卷积编码单元中包含m_b-1＝11个递归卷积编码器。针对第二种预编码器的设计过程，校验矩阵的基矩阵去掉表一中第一行后，再去掉后面的11列，构成H′″_b1为11x13，

每个模2加法器的输入比特数由H′″_b1中对应行的行重确定：H′″_b1的第一行，也就是表一中第二行中有5个大于等于0的数，因而第一个模2加法器的输入比特数为5；H′″_b1第二行，也就是表一中第三行中有5个大于等于0的数，因而第二个模2加法器的输入比特数为5；H′″_b1第三行中有4个大于等于0的数，因而第三个模2加法器的输入比特数为4；H′″_b1第四行中有4个大于等于0的数，因而第四个模2加法器的输入比特数为4；H′″_b1第五行中有5个大于等于0的数，因而第五个模2加法器的输入比特数为5；H′″_b1第六行中有4个大于等于0的数，因而第六个模2加法器的输入比特数为4；H′″_b1第七行中有4个大于等于0的数，因而第七个模2加法器的输入比特数为4；H′″_b1第八行中有5个大于等于0的数，因而第八个模2加法器的输入比特数为5；H′″_b1第九行中有4个大于等于0的数，因而第九个模2加法器的输入比特数为4；H′″_b1第十行中有4个大于等于0的数，因而第十个模2加法器的输入比特数为4；H′″_b1第十一行中有5个大于等于0的数，因而第十一个模2加法器的输入比特数为5。

利用图9所示编码器进行编码的原理是：

(1)矩阵按行相加，即可获得仅含有第13列校验位的校验方程，由此计算出校验向量v(0)，并将v(0)存入循环移位寄存器13中；

(2)将1152个信息比特按照每z＝96个比特一组分成12组，分别送入循环移位寄存器1～循环移位寄存器12中；

(3)根据表一所示校验矩阵的基矩阵，确定由每个循环移位寄存器引出的抽头的数量和位置：校验矩阵的基矩阵第一列含有61、12和43三个大于等于零的值，因而从循环移位寄存器1中的第61个存储单元、第43个存储单元和第12个存储单元分别引出一个抽头；校验矩阵的基矩阵第二列含有27和11两个大于等于零的值，因而从循环移位寄存器2中第27个存储单元和第11个存储单元分别引出一个抽头；依此类推，校验矩阵的基矩阵第13列中含有0和7两个大于等于零的值，因而从循环移位寄存器13中的第7个存储单元和第0个存储单元各引出一个抽头；

(4)根据表一所示校验矩阵的基矩阵，确定循环移位寄存器引出的抽头与11个模2加法器的对应关系：校验矩阵的基矩阵第一列含有的三个大于等于零的值61、12和43分别位于H_bm的第3行、第8行和第11行，因而由第61存储单元引出的抽头送入第3个模2加法器，第12个存储单元引出的抽头送入第8个模2加法器，第43个存储单元引出的抽头送入第11个模2加法器；校验矩阵的基矩阵第二列含有的两个大于等于零的值27和11分别位于H_bm的第1行和第7行，因而第27个存储单元引出的抽头送入第1个模2加法器，第11个存储单元引出的抽头送入第7个模2加法器；校验矩阵的基矩阵第三列含有的五个大于等于零的值47、39、95、73和7分别位于H_bm的第3行、第4行、第6行、第7行和第10行，因而第47个存储单元引出的抽头送入第3个模2加法器，第39个存储单元引出的抽头送入第4个模2加法器，第95个存储单元引出的抽头送入第6个模2加法器，第73个存储单元引出的抽头送入第7个模2加法器，第7个存储单元引出的抽头送入第10个模2加法器；依此类推，校验矩阵的基矩阵第十三列含有的两个大于等于零的值0和7分别位于H_bm的第4行和第11行，因而第0个存储单元引出的抽头送入第4个模2加法器，第7个存储单元引出的抽头送入第11个模2加法器；

(5)根据当前时钟，确定预编码模块输出比特

与11个递归卷积编码器的对应关系：当t mod 11＝j时，则将

共11个比特对应送入第j个递归卷积编码器进行编码，j＝0，1，…，m_b-2，其中

直接确定对应递归卷积编码器的初始状态，得到

共11个校验比特。

(6)由所述编码原理，确定递归卷积编码器的输出比特与公式(13)所给LDPC校验向量c₂的关系是：

$c_2={[{v\left(1\right)}^T,\·\·\·,{v(m_b-1)}^T]}^T={[{\left[\begin{array}{c}{p}_{96}\\ p_{97}\\ \·\\ \·\\ \·\\ p_{191}\end{array}\right]}^T{\left[\begin{array}{c}{p}_{192}\\ p_{193}\\ \·\\ \·\\ \·\\ p_{287}\end{array}\right]}^T\·\·\·{\left[\begin{array}{c}{p}_{1056}\\ p_{1057}\\ \·\\ \·\\ \·\\ p_{1151}\end{array}\right]}^T]}^T={\left[{\left[\begin{array}{c}{p}_0^1\\ p_1^1\\ \·\\ \·\\ \·\\ p_{95}^1\end{array}\right]}^T{\left[\begin{array}{c}{p}_0^2\\ p_1^2\\ \·\\ \·\\ \·\\ p_{95}^2\end{array}\right]}^T{\·\·\·\left[\begin{array}{c}{p}_0^{111}\\ p_1^{11}\\ \·\\ \·\\ \·\\ p_{95}^{11}\end{array}\right]}^T\right]}^T$

因而，向量v(0)和c₂共同确定IEEE 802.16e中所给LDPC码的校验比特v＝[v(0)^T，v(1)^T，…，v(11)^T]^T。

为进一步提高编码效率，采用如图9所示相同的N个结构进行并行编码，可将编码效率提高N倍，其中要求Z mod N＝0，在本实施例中，选择N＝2。

所述的采用N＝2个结构的并行编码器的特点是：

(1)所采用的两个基本编码器中的预编码模块、数据分配模块和卷积编码模块均与图9所示结构相同；

(2)两个基本编码器结构中的循环移位寄存器的个数和每个循环移位寄存器中包含的存储模块数也完全相同，不同的是由每个循环移位寄存器引出抽头的存储模块的序号不同。具体地说：

当从第一个编码结构中的第1个循环移位寄存器中第61、12和43存储模块各引出一个抽头时，则第二个编码结构中的第1个循环移位寄存器中引出三个抽头的存储模块的序号分别为(63+96/2)mod 96＝15、(12+96/2)mod 96＝60和(43+96/2)mod 96＝91；

当从第一个编码结构中的第2个循环移位寄存器中第27和11存储模块各引出一个抽头时，则第二个编码结构中的第2个循环移位寄存器中引出两个抽头的存储模块的序号分别为(27+96/2)mod 96＝75和(11+96/2)mod 96＝59；

依此类推，当从第一个编码结构中的第13个循环移位寄存器中第0和7储模块各引出一个抽头时，则第二个编码结构中的第13个循环移位寄存器中引出两个抽头的存储模块的序号分别为(0+96/2)mod 96＝48和(7+96/2)mod96＝55。

(3)多增加的(N-1)＝1个编码器结构中循环移位寄存器中，由存储模块引出的抽头与模2加法器之间的对应关系与第一个基本编码器结构相同。具体地说：

当校验矩阵的基矩阵H_bm中第1列的三个非负值61、12和43分别对应于H_bm的第3行、第8行和第11行时，则第一个编码结构中，第一个循环移位寄存器中第61、12和43存储模块引出的三个抽头分别对应送入第3、8和11个模2加法器；第二个编码器结构中，第一个循环移位寄存器中，由第(61+96/2)mod96＝15、(12+96/2)mod 96＝60和(43+96/2)mod 96＝91存储模块引出的三个抽头分别送入第3、8和11个模2加法器；

当校验矩阵的基矩阵H_bm中第2列的两个非负值27和11分别对应于H_bm的第1和7行时，则第一个编码结构中，第二个循环移位寄存器中第27和11存储模块引出的两个抽头分别对应送入第1和7个模2加法器；第二个编码器结构中，由第二个循环移位寄存器中第(27+96/2)mod 96＝75和(11+96/2)mod 96＝59存储模块引出的两个抽头分别送入第1和7个模2加法器；

依此类推，当校验矩阵的基矩阵H_bm中第13列的三个非负值0和7分别对应于H_bm的第5和11行时，则第一个编码结构中，第13个循环移位寄存器中第0和7存储模块引出的两个抽头分别对应送入第5和11个模2加法器；第二个编码器结构中，第13个循环移位寄存器中第(0+96/2)mod 96＝48和(7+96/2)mod96＝55存储模块引出三个抽头分别对应送入第5和11个模2加法器；

(4)由图9所示，递归卷积编码器的输出比特与公式(13)所给LDPC校验向量c₂的关系是：

因而，向量v(0)和c₂共同确定IEEE 802.16e中所给LDPC码的校验比特v＝[v(0)^T，v(1)^T，…，v(11)^T]^T。

综上所述，本发明的实施例提供了一种低密度校验码LDPC并行编码的装置及方法，本发明提供的LDPC编码装置采用循环移位寄存器和模2加法器，实现简单，避免了向量和矩阵的乘法运算，复杂度相对较低，编码时延降低；本发明将LDPC编码装置分解为预编码器和多个卷积编码器，可很容易地实现并行编码；本发明提供的编码装置具有很强的可扩展性，采用N个基本编码器进行并行编码，使得编码效率提高到采用单个基本编码装置的N倍，因而在硬件复杂度允许范围内，可尽可能多地采用并行结构，大大提高编码效率。

至此，本发明仅以1/2码率LDPC码为例说明了本发明具体的编码装置及编码过程，但本发明不只限于该实施例，一切基于LDPC并行编码的装置，所述装置包括信息存储单元和预编码单元，信息存储单元与预编码单元相连，信

息存储单元包括一个或一个以上的循环移位寄存器，用于按照一组包含一定数量的信息比特位存储信息序列，确定所述循环移位寄存器抽头的数量及位置，便于所述信息序列进行预编码单元的运算；预编码单元包括一个或一个以上的模2加法器，根据信息存储单元中循环移位寄存器抽头的数量及位置确定所述循环移位寄存器抽头输出与所述模2加法器之间的对应关系，用于根据参与校验方程的信息比特位及特定校验位完成校验序列的预编码，便于进一步完成LDPC并行编码的技术方案，不管采用何种形式，均在本发明的保护范围之内。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (10)

1.一种低密度校验码LDPC并行编码的装置，其特征在于，包括信息存储单元、预编码单元和编码单元，信息存储单元与预编码单元相连，预编码单元与编码单元相连，其中，

信息存储单元包括一个或一个以上的循环移位寄存器，用于将信息序列按照每组包含一定数量的信息位存储在相应的循环移位寄存器中，确定所述循环移位寄存器抽头的数量及位置，具体为：采用一个所述装置进行编码时，所述循环移位寄存器对应的抽头的数量及位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量及数值确定；采用一个以上的所述装置进行并行编码时，所述循环移位寄存器对应的抽头的数量根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量确定，所述循环移位寄存器对应的抽头的位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数值和所述装置的序号确定；

预编码单元包括一个或一个以上的模2加法器，所述预编码单元用于根据信息存储单元中循环移位寄存器抽头的数量及位置确定所述循环移位寄存器抽头输出与模2加法器之间的对应关系，并将参与校验方程的信息位及特定校验位进行模2加法运算以完成校验序列的预编码，所述模2加法器的数量由LDPC码校验矩阵的基矩阵的行数确定，输入对应模2加法器的比特的数量由LDPC校验矩阵的基矩阵的第一子矩阵对应行中非负元素的数量确定；

编码单元，用于根据所述预编码单元完成的预编码进一步完成LDPC并行编码，编码单元包括数据分配单元和卷积编码单元，其中数据分配单元与所述预编码单元相连，数据分配单元与卷积编码单元相连，所述数据分配单元用于将所述预编码单元中的模2加法器在不同时刻得到的数据分别送入卷积编码单元中相应的卷积编码器；所述卷积编码单元包括一个或一个以上的卷积编码器，所述卷积编码器用于对其接收的所述数据进行编码，生成与LDPC码所述信息序列对应的校验序列，其中卷积编码器的数量根据预编码单元中模2加法器的数量确定。

2.根据权利要求1所述的一种LDPC并行编码的装置，其特征在于，所述信息序列按组存储在相应的循环移位寄存器中，所述循环移位寄存器的数量根据所述组的个数确定，所述循环移位寄存器的大小根据所述组包含的信息位的数量确定；

所述组的个数由所述信息序列按照一组包含一定数量的信息位被划分成指定个数的组的数量来确定。

3.根据权利要求1所述的一种LDPC并行编码的装置，其特征在于，所述装置还包括特定校验位的生成单元，特定校验位的生成单元与所述信息存储单元相连，用于根据校验矩阵和LDPC信息位之间的关系生成特定校验位。

4.根据权利要求1所述的一种LDPC并行编码的装置，其特征在于，根据LDPC校验矩阵的基矩阵中相应列中的非负元素所在行的位置确定接收所述非负元素的模2加法器的编号。

5.根据权利要求1所述的一种LDPC并行编码的装置，其特征在于，

根据校验矩阵的基矩阵的特点，确定每个卷积编码器的多项式；根据所述多项式确定所述卷积编码器的结构。

6.一种低密度校验码LDPC并行编码的方法，其特征在于，采用LDPC并行编码的装置进行编码的步骤包括：

将信息序列按照每组包含一定数量的信息位存储在相应的循环移位寄存器中，确定所述循环移位寄存器抽头的数量及位置，具体为：采用一个所述装置进行编码时，所述循环移位寄存器对应的抽头的数量及位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量及数值确定；采用一个以上的所述装置进行并行编码时，所述循环移位寄存器对应的抽头的数量根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数量确定，所述循环移位寄存器对应的抽头的位置根据LDPC码校验矩阵的基矩阵对应列中的非负元素的数值和所述装置的序号确定；

根据所述循环移位寄存器抽头的数量及位置确定所述循环移位寄存器的抽头输出与预编码过程中用到的模2加法器之间的对应关系，并将参与校验方程的信息位及特定校验位进行模2加法运算以完成校验序列的预编码，进一步完成LDPC并行编码，所述进一步完成LDPC并行编码的步骤包括：将所述模2加法器在不同时刻得到的数据分别送入相应的卷积编码器中进行编码，所述卷积编码器用于对送入的所述数据进行编码，生成与LDPC码所述信息序列对应的校验序列，其中卷积编码器的数量根据预编码单元中模2加法器的数量确定，所述模2加法器的数量由LDPC码校验矩阵的基矩阵的行数确定，输入对应模2加法器的比特的数量由LDPC校验矩阵的基矩阵的第一子矩阵对应行中非负元素的数量确定。

7.根据权利要求6所述的一种LDPC并行编码的方法，其特征在于，所述将信息序列按照每组包含一定数量的信息位存储在相应的循环移位寄存器中的步骤包括：

所述信息序列按组存储在相应的循环移位寄存器中，所述循环移位寄存器的数量根据所述组的个数确定，所述循环移位寄存器的大小根据所述组包含的信息位的数量确定；

所述组的个数由所述信息序列按照一组包含一定数量的信息位被划分成指定个数的组的数量来确定。

8.根据权利要求6所述的一种LDPC并行编码的方法，其特征在于，所述确定所述循环移位寄存器抽头的数量及位置的步骤之前还包括：根据校验矩阵和LDPC信息位之间的关系生成特定校验位。

9.根据权利要求6所述的一种LDPC并行编码的方法，其特征在于，其中接收所述非负元素的模2加法器的编号根据LDPC校验矩阵的基矩阵对应列中非负元素所在行的位置确定。

10.根据权利要求6所述的一种LDPC并行编码的方法，其特征在于，所述进一步完成LDPC并行编码的步骤具体包括：

根据指定校验矩阵的特点，确定每个卷积编码器的多项式；根据所述多项式确定所述卷积编码器的结构。

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