CN110232941A - 一种具有低功耗和写增强的混合10t tfet-mosfet sram单元电路 - Google Patents
一种具有低功耗和写增强的混合10t tfet-mosfet sram单元电路 Download PDFInfo
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Abstract
本发明公开了一种具有低功耗和写增强的混合10T TFET‑MOSFET SRAM单元电路，使用双向导通的NMOSFET代替TFET作SRAM单元的访问管。其利用MOSFET双向导通的特点以及TFET比MOSFET具有更低的阈值电压、更小的泄漏电流、更低的关断电流和更高的开关电流比等优势，减小了TFET SRAM静态功耗，同时也降低了保持状态下的单元泄漏电流；利用读写分离将存储节点与读取路径分开，从而提高了读取稳定性；从单元写速度的仿真结果来看，单元的工作电压越低，写速度越快；在相同的工作电压下如0.4V到0.9V，其静态功耗与6T TFET SRAM单元结构相比，至少降低2个数量级，而且提高了TFET SRAM单元的写裕度，降低了单元的静态功耗，提高了单元的写能力和写速度。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种具有低功耗和写增强的混合10TTFET-MOSFET SRAM单元电路。
背景技术
随着集成电路产业的迅速发展以及SOC(System On Chip)***的广泛应用，目前市场对低功耗器件的需求日趋严重。绝大多数数字集成电路和模拟集成电路器件都由金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)组成，伴随着微电子技术的更新和半导体器件工艺的不断改进，MOSFET在低功耗领域始终达不到人们理想的需求。在室温下MOSFET的亚阈值摆幅不能低于60mv/decade，这严重影响了MOSFET器件在相应的栅压下的开关速率，导致MOSFET的静态漏电流随着电源电压的降低呈指数增长，从而静态功耗呈指数增长。而在各种SOC所用的存储芯片中，SRAM由于其独特的优势，占据约70％的比例，并消耗其大部分静态功耗。
基于MOSFET的上述缺点，人们开始探索降低SRAM静态功耗的方法。比如降低工作电压、减小MOSFET尺寸等，持续降低工作电压会降低开关电流比，增加漏电流，随着电源电压的极大降低，环境参数以及工艺偏差对亚阈值电路性能的影响也呈指数级变化，极易导致传统结构存储单元出现致命的功能性错误；减小MOSFET工艺尺寸，由于其短沟道效应，导致其在亚阈值工作电压下关断能力减弱，使得电路的静态漏电流和静态功耗增加。相比于MOSFET,隧穿场效应晶体管(Tunneling Filed-Effect Transistor，TFET)工艺制作周期短、工作电压低，通过带带隧穿效应产生电流，这与传统MOSFET依赖载流子漂移扩散形成电流的方式不同，这种独特的器件结构使TFET的静态功耗非常小。TFET有比MOSFET更低的亚阈值摆幅和更高的开关电流比，TFET的这些优点使得TFET可能在低功耗领域代替MOSFET展示出巨大潜力。但是TFET的单向传导(unidirectional conduction)特性限制了TFET在SRAM中的应用，在TFET管的栅极上施加正向偏置电压时，TFET管会出现不受栅电压控制的正向漏电流，TFET的这一特点使得TFET应用在SRAM中作访问管时可能会出现正向漏电流，从而增加SRAM的静态功耗。进而影响单元的保持、读等操作，可能对SRAM电路性能造成严重损坏。
如图1所示，为传统的6T TFET SRAM单元结构，两个TFET访问管的源极分别外接到位线BL和BLB上，由于TFET的单向传导特性，导致传统6T TFET SRAM难以达到理想的读、写和保持功能，传统6T TFET SRAM结构具有很好的写能力，但是读操作很差，甚至导致读错误和无法读操作。
发明内容
本发明的目的是提供一种低功耗、写增强的混合10T TFET-MOSFET SRAM单元电路，使用NMOSFET晶体管做访问管，既提高了SRAM单元的读、写能力，又避免了TFET做SRAM访问管时出现的正向漏电流问题，降低了SRAM单元的静态功耗，提高了SRAM单元的写能力和写速度。
本发明的目的是通过以下技术方案实现的：
一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，包括：五个NTFET晶体管、三个PTFET晶体管以及两个MOSFET晶体管；五个NTFET晶体管依次记为N1～N5，三个PTFET晶体管依次记为P1～P3，两个MOSFET晶体管分别记为N6与N7；其中：
VDD和PTFET晶体管P1及P3的源极电连接，PTFET晶体管P1的源极与PTFET晶体管P3的源极电连接；
PTFET晶体管P1的漏极与PTFET晶体管P2的源极电连接；
PTFET晶体管P2的漏极与NTFET晶体管N2的漏极电连接；
PTFET晶体管P3的漏极，与NTFET晶体管N3的漏极以及NTFET晶体管N4的栅极电连接；
NTFET晶体管N1的漏极与NTFET晶体管N2的源极电连接；
NTFET晶体管N4的漏极与NTFET晶体管N5的源极电连接；
NMOSFET晶体管N6的漏极与NMOSFET晶体管N7的源极电连接；
NTFET晶体管N1、NTFET晶体管N3、以及NTFET晶体管N4的源极均与GND电连接。
从上述本发明提供的技术方案可以看出，本发明结合传统MOSFET双向导通的优点和TFET有比MOSFET更小的亚阈值摆幅和更高的开关电流比的优点，不仅解决了传统6TTFET SRAM静态功耗大的问题，而且提高了TFET SRAM的写速度和写能力。在相同的工作电压下如0.4V到0.9V，其静态功耗与传统6T TFET SRAM相比，至少降低了2个数量级，在0.7V工作电压下，其静态功耗至少降低了5个数量级。而且提高了TFET SRAM单元的写裕度；即避免了TFET做SRAM单元访问管时出现的正偏漏电流问题，降低了TFET SRAM单元的静态功耗，提高了单元的写能力和写速度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的传统6T TFET SRAM单元电路结构示意图；
图2为本发明实施例所提供的一种低功耗、写增强的混合10T TFET-MOSFET SRAM单元电路的原理图；
图3为本发明实施例所提供的混合10T TFET SRAM单元电路的写裕度与6T TFETSRAM单元的写裕度比较数据图；
图4为本发明实施例所提供的混合10T TFET SRAM单元电路的保持裕度与6T TFETSRAM单元的保持裕度比较数据图；
图5为本发明实施例所提供的混合10T TFET SRAM单元电路的静态功耗与6T TFETSRAM单元的静态功耗比较数据图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
传统的6T TFET SRAM单元电路所用的基本器件为TFET，本发明提出的混合10TTFET SRAM单元电路所用的基本器件为隧穿场效应晶体管(TFET)和金属氧化物半导体场效应晶体管(MOSFET)。TFET做SRAM的访问管在保持状态时由于其正偏电压造成的正偏漏电流会增大SRAM的静态功耗。由于TFET的单向传导特性使得其不适合做SRAM的访问管，因为这会导致传统的6T SRAM结构难以同时维持良好的读、写操作，传统的6T SRAM要求访问管具有双向导通能力。本发明提供的一种低功耗、写增强的混合10T TFET SRAM单元电路，既提高了TFET SRAM的读、写能力，又避免了TFET做SRAM访问管时出现的正偏漏电流问题，降低了SRAM单元的静态功耗，提高了单元的写能力和写速度。
如图2所示，其主要包括：五个NTFET晶体管、三个PTFET晶体管以及两个MOSFET晶体管；五个NTFET晶体管依次记为N1～N5，三个PTFET晶体管依次记为P1～P3，两个MOSFET晶体管分别记为N6与N7；主要结果如下：
VDD和PTFET晶体管P1及P3的源极电连接，PTFET晶体管P1的源极与PTFET晶体管P3的源极电连接；
PTFET晶体管P1的漏极与PTFET晶体管P2的源极电连接；
PTFET晶体管P2的漏极与NTFET晶体管N2的漏极电连接；
PTFET晶体管P3的漏极，与NTFET晶体管N3的漏极以及NTFET晶体管N4的栅极电连接；
NTFET晶体管N1的漏极与NTFET晶体管N2的源极电连接；
NTFET晶体管N4的漏极与NTFET晶体管N5的源极电连接；
NMOSFET晶体管N6的漏极与NMOSFET晶体管N7的源极电连接；
NTFET晶体管N1、NTFET晶体管N3、以及NTFET晶体管N4的源极均与GND电连接。
此外，写位线WBL与NMOSFET晶体管N6的源极电连接；写位线WBLB连接NMOSFET晶体管N6的栅极；位线PCL连接PTFET晶体管P2的栅极；位线NCL连接NTFET晶体管N2的栅极；写字线WWL连接NMOSFET晶体管N7的栅极；读字线RWL连接NTFET晶体管N5的栅极；读位线RBL连接NTFET晶体管N5的漏极。
上述混合10T TFET SRAM单元电路结构中，PTFET晶体管P1、P2与NTFET晶体管N1和N2、PTFET晶体管P3与NTFET晶体管N3构成了两个反相器；PTFET晶体管P2、NTFET晶体管N2在写操作时打破锁存结构，能够达到当单元进行写操作时提高写能力和写速度的目的；NTFET晶体管N4和N5构成读写分离的形式用于读操作，采用这种结构能够提高SRAM单元的读能力和读速度；NMOSFET晶体管N6、N7串联用于消除TFET作SRAM访问管时出现不受栅电压控制的正偏漏电流问题的访问管结构。
本发明实施例提供的上述混合10T TFET SRAM单元电路的原理如下：
1、在保持状态下，写位线WBLB、写字线WWL、以及位线PCL为低电平，此时NMOSFET晶体管N6与N7处于关闭状态，NTFET晶体管N2和PTFET晶体管P2开启；
基于图2所示结构可知，采用的访问管是NMOSFET，可以有效避免了TFET作访问管带来的正偏漏电流问题。
2、写操作：1)SRAM单元电路进行写0操作时，假设PTFET晶体管P2与NTFET晶体管N2组成的反相器中的节点Q存1，PTFET晶体管P3和NTFET晶体管N3组成的反相器中的节点QB存0；此时写位线WBLB与写字线WWL均置为高电平，位线PCL置为高电平，写位线WBL置为低电平；NMOSFET晶体管N6与N7开启，此时PTFET晶体管P2关断，NTFET晶体管N2开启，节点Q通过NMOSFET晶体管N6与N7向写位线WBL放电，节点Q电压放电为低电平，节点QB电压随之翻转为高电平。由于采用了打断锁存的方式写0，从而提高了单元的写能力。当写0操作完成后，写位线WBLB与写字线WWL置为低电平。2)SRAM单元电路进行写1操作时，假设节点Q存0，节点QB存1，写位线WBL与WBLB、以及写字线WWL均置为高电平，位线NCL置为低电平，NMOSFET晶体管N6与N7开启，PTFET晶体管P2开启，此时NTFET晶体管N2关断；写位线WBL通过NMOSFET晶体管N6与N7给节点Q充电，使得节点Q电压升高至高电平，同时节点QB点翻转为0，从而完成写1操作。
3、保持操作：保持是指在外界不对该SRAM单元电路进行访问的时候，存储节点Q和QB存储的数据保持不变。假设存储节点Q存储的数据为1，在该模式下，如图2所示，单元的写位线WBL置为高电平，写位线WBLB置为低电平，写字线WWL与读字线RWL在此期间不开启，均置为低电平。位线PCL置为低电平，位线NCL置为高电平。PTFET晶体管P1与P2开启，PTFET晶体管P3关断，NTFET晶体管N2与N3开启，NTFET晶体管N1与N5关断，两个访问NMOSFET晶体管N6与N7处于关断状态；这样位线WBL与存储节点Q和QB之间的路径被切断，外界环境理想的情况下，互不影响；Q和QB存储的数据由两个交叉耦合的反相器组成的锁存器锁存，达到存储信息不变的目的。
4、读操作：假设节点Q存储的数据为0；当SRAM单元电路进行读操作时，读位线RBL预充至高电平，写位线WBLB、写字线WWL与位线PCL置为低电平，写位线WBL与位线NCL置为高电平；节点QB存储数据为1，NTFET晶体管N4开启，读字线RWL置为高电平，NTFET晶体管N5处于开启状态，读位线RBL通过NTFET晶体管N4与N5放电到低电平，SRAM阵列中的灵敏放大器检测到读位线RBL上的电平的变化实现对SRAM单元电路存储数据的读取。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面将本发明实施例所提供的单元电路的性能，与其他TFET SRAM单元进行对比；其具体内容如下：
(1)如图3所示，展示了两种TFET SRAM单元的写入噪声容限的比较。写噪声容限(记为WSNM)通过位线扫描法获得。根据实验仿真结果，从图中可以看出，本发明提供的混合10T TFET单元电路具有比6T TFET单元结构更大的写裕度。在0.6V的工作电压下，所提出的混合10T TFET-MOSFET SRAM的写裕度是传统6T TFET SRAM的两倍；这是因为本发明所提出的结构在进行写操作时，利用PTFET晶体管P2和NTFET晶体管N2打破锁存，提高了单元写能力和写速度。
(2)如图4所示，展示了两种TFET SRAM单元的保持静态噪声容限的比较。保持静态噪声容限(记为HSNM)通过VTC曲线获得。根据实验仿真结果，在工作电压0.5V到0.9V时，当工作电压高于0.6V后6T TFET SRAM单元的保持裕度会持续降低，在0.9V的工作电压下，其保持裕度只有103.4mv，而本发明提供的混合10T TFET-MOSFET SRAM单元电路随着工作电压的升高，其保持裕度在不断增大。当工作电压为0.9V时，其保持裕度为245.2mv。与6TTFET SRAM单元相比较，本文提出的混合10T TFET-MOSFET SRAM单元具有更强的保持稳定性。
(3)如表1所示，展示了两种TFET SRAM单元的写“1”速度。根据实验仿真结果，本发明提供的混合10T TFET单元电路具有更快的写“1”速度。在0.3V的工作电压下所提出的混合10T TFET单元的写“1”速度为0.01ns，而6T TFET单元的写“1”速度为1.6ns，两者至少相差3个数量级。因此可以看出本文提出的结构在低工作电压下写速度较6T TFET单元有很大的优势。
表1写1速度对比结果
(4)如表2所示，展示了两种TFET SRAM单元的写“0”速度。根据实验仿真结果，本发明提供的混合10T TFET单元电路与6T TFET单元作对比，10T TFET单元具有更快的写“0”速度。同时比较写“1”速度和写“0”速度的数据图，可以看出本文提出的单元结构写“0”速度比写“1”的速度至少提高了一倍。
表2写0速度对比结果
(5)如表3所示，展示了两种TFET SRAM单元的读“0”速度。根据实验仿真结果，本发明提供的混合10T TFET单元电路具有更快的读“0”速度。在0.6V工作电压下，6T TFET SRAM单元的读“0”速度为51.8ns，而混合10T TFET单元的读“0”速度为0.69ns，后者比前者提高了近80倍。6T TFET SRAM单元的访问管的源极外接位线，假设存储节点Q存“1”，QB存“0”，当进行读取操作时，位线BLB为高电平，通过NTFET晶体管AR、NR路径向地放电。可通过SRAM阵列中的灵敏放大器检测位线BLB的电平变化。从而完成读取操作。此读取方法正是利用TFET的正向偏置电流来操作的。随着工作电压的降低，正向偏置电流越来越小，则给读操作带来困难并且可能会发生读错误。因此本文提出的单元采用读写分离结构，利用NTFET晶体管N4、N5专门用于读取，极大的提高了单元的读能力。解决了单元读困难和读错误问题。
表3读0速度对比结果
(6)如图5所示，展示了处于保持状态下的两种类型单元的静态功耗。根据实验仿真结果可以得出，随着6T TFET SRAM单元工作电压的升高，6T TFET SRAM单元在保持状态下的泄漏电流在增大。因此其静态功耗在不消除正向偏压的情况下呈数量级的增长。然而，本发明提供的混合10T TFET SRAM单元电路由于采用两个NMOSFET串联作访问管，从而有效解决TFET正偏问题，并且NMOSFET双向导通可控，这一优势恰好弥补了TFET的单向传导特性带来正偏漏电流不受栅电压控制的缺点。因此，随着单元工作电压的增加，存储单元的静态功耗也不会增加多少，与6T TFET SRAM单元作比较，本文提出的单元结构在0.4V工作电压下静态功耗至少降低了2个数量级，在0.7V工作电压下静态功耗至少降低了5个数量级。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (3)
1.一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，其特征在于，包括：五个NTFET晶体管、三个PTFET晶体管以及两个MOSFET晶体管；五个NTFET晶体管依次记为N1～N5，三个PTFET晶体管依次记为P1～P3，两个MOSFET晶体管分别记为N6与N7；其中：
VDD和PTFET晶体管P1及P3的源极电连接，PTFET晶体管P1的源极与PTFET晶体管P3的源极电连接；
PTFET晶体管P1的漏极与PTFET晶体管P2的源极电连接；
PTFET晶体管P2的漏极与NTFET晶体管N2的漏极电连接；
PTFET晶体管P3的漏极，与NTFET晶体管N3的漏极以及NTFET晶体管N4的栅极电连接；
NTFET晶体管N1的漏极与NTFET晶体管N2的源极电连接；
NTFET晶体管N4的漏极与NTFET晶体管N5的源极电连接；
NMOSFET晶体管N6的漏极与NMOSFET晶体管N7的源极电连接；
NTFET晶体管N1、NTFET晶体管N3、以及NTFET晶体管N4的源极均与GND电连接。
2.根据权利要求1所述的一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，其特征在于，写位线WBL与NMOSFET晶体管N6的源极电连接；写位线WBLB连接NMOSFET晶体管N6的栅极；位线PCL连接PTFET晶体管P2的栅极；位线NCL连接NTFET晶体管N2的栅极；写字线WWL连接NMOSFET晶体管N7的栅极；读字线RWL连接NTFET晶体管N5的栅极；读位线RBL连接NTFET晶体管N5的漏极。
3.根据权利要求2所述的一种具有低功耗和写增强的混合10T TFET-MOSFET SRAM单元电路，其特征在于，
在保持状态下，写位线WBLB、写字线WWL、以及位线PCL为低电平，此时NMOSFET晶体管N6与N7处于关闭状态，NTFET晶体管N2和PTFET晶体管P2开启；
写操作：(1)SRAM单元电路进行写0操作时，假设PTFET晶体管P2与NTFET晶体管N2组成的反相器中的节点Q存1，PTFET晶体管P3和NTFET晶体管N3组成的反相器中的节点QB存0；此时写位线WBLB与写字线WWL均置为高电平，位线PCL置为高电平，写位线WBL置为低电平；NMOSFET晶体管N6与N7开启，此时PTFET晶体管P2关断，NTFET晶体管N2开启，节点Q通过NMOSFET晶体管N6与N7向写位线WBL放电，节点Q电压放电为低电平，节点QB电压随之翻转为高电平，当写0操作完成后，写位线WBLB与写字线WWL置为低电平；(2)SRAM单元电路进行写1操作时，假设节点Q存0，节点QB存1，写位线WBL与WBLB、以及写字线WWL均置为高电平，位线NCL置为低电平，NMOSFET晶体管N6与N7开启，PTFET晶体管P2开启，此时NTFET晶体管N2关断；写位线WBL通过NMOSFET晶体管N6与N7给节点Q充电，使得节点Q电压升高至高电平，同时节点QB翻转为低电平，从而完成写1操作；
保持操作：保持是指在外界不对该SRAM单元电路进行访问的时候，节点Q和QB存储的数据保持不变；假设存储节点Q存储的数据为1，写位线WBL置为高电平，写位线WBLB置为低电平，写字线WWL与读字线RWL在此期间不开启，均置为低电平，位线PCL置为低电平，位线NCL置为高电平；PTFET晶体管P1与P2开启，PTFET晶体管P3关断，NTFET晶体管N2与N3开启，NTFET晶体管N1与N5关断，两个访问NMOSFET晶体管N6与N7处于关断状态；这样位线WBL与节点Q和QB之间的路径被切断，外界环境理想的情况下，互不影响；节点Q和QB存储的数据由两个交叉耦合的反相器组成的锁存器锁存，从而保持存储信息不变；
读操作：假设节点Q存储的数据为0；当SRAM单元电路进行读操作时，读位线RBL预充至高电平，写位线WBLB、写字线WWL与位线PCL置为低电平，写位线WBL与位线NCL置为高电平；节点QB存储数据为1，NTFET晶体管N4开启，读字线RWL置为高电平，NTFET晶体管N5处于开启状态，读位线RBL通过NTFET晶体管N4与N5放电到低电平，SRAM阵列中的灵敏放大器检测到读位线RBL上的电平的变化实现对SRAM单元电路存储数据的读取。
Priority Applications (1)
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|---|---|---|---|---|
| CN112509621A (zh) * | 2020-11-30 | 2021-03-16 | 安徽大学 | 一种mosfet-tfet混合型11t sram单元电路 |
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