KR20110021296A - 에스램 회로 - Google Patents

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Abstract

본 발명은 에스램 (SRAM) 회로에 관한 것으로, 보다 상세하게는 도 2와 같은 회로 구성을 포함하는 에스램 (SRAM) 회로에 관한 것으로, 본 발명의 에스램 (SRAM) 회로는 종래의 에스램 (SRAM) 회로와 비교하여 누설전류 소비를 75 ℃에서 약 10%, 25 ℃에서 약 20%, -25 ℃에서 약 40%를 줄일 수 있다.
에스램, 저전력, 누설전류억제, 옥사이드 터널링

Description

에스램 회로{SRAM CIRCUIT}
본 발명은 에스램 회로에 관한 것으로, 보다 상세하게는 전원전압단자 (VDD)와 접지전압단자 (VSS)의 두 개의 전압단자를 갖고 있으며, 제 1 PMOS 트랜지스터 (MP1)와 제 2 PMOS 트랜지스터 (MP2)와 제 3 PMOS 트랜지스터 (MP3)로 이루어져 있고, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 소스는 전원전압에 연결되어 있고 그 드레인은 각각 비트라인과 비트라인바에 연결되어 있으며 제 2 PMOS 트랜지스터의 드레인과 소스는 각각 비트라인과 비트라인바에 연결되고 또한 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 게이트는 EQ 신호에 연결되어 비트라인 (BL)과 비트라인바 (BLB)를 프리차지 (precharge) 시에 전원전압단자의 전압으로 구동하는 하나 이상의 프리차지 (precharge) 부와,; 제 1 NMOS 트랜지스터 (MN1), 제 4 PMOS 트랜지스터 (MP4), 제 2 NMOS 트랜지스터 (MN2) 및 제 5 PMOS 트랜지스터 (MP5)를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 게이트 단자는 QB 노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 드레인 단자는 Q 노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트 단자는 Q 노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터 의 드레인 단자는 QB 노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 Q 노드는 제 3 NMOS 트랜지스터 (MN3) 에 의해서 비트라인으로 연결되고, QB 노드는 제 4 NMOS 트랜지스터 (MN4) 에 의해서 비트라인바 노드에 연결되고, 제 3 NMOS 트랜지스터 (NM3)과 제 4 NMOS 트랜지스터 (NM4)의 게이트는 워드라인 신호 (WL)에 의해서 구동되는 메모리 정보를 저장할 수 있는 한 개 이상의 에스램 셀과,; 상기 에스램 셀 (SRAM cell)과 접지전압단자 (VSS) 사이에 상기 메모리 셀의 소스라인 전압 (VSL)을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터 (NM5)로 이루어져 있는 하나 이상의 소스라인 드라이버와,; 상기 에스램 셀 (SRAM cell)의 워드라인 신호를 구동하는 워드라인 드라이버가 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하며 low 전압은 접지전압단자 (VSS)의 전압 레벨 보다 더 높은 전압으로 구동하여 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류를 감소시킬 수 있도록 하는 하나 이상의 워드라인 드라이버 및,; 상기 에스램 셀 (SRAM cell)의 비트라인과 비트라인바에 데이터를 쓸 수 있는 쓰기 드라이버 (write driver)의 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하고 low 전압은 접지전압단자 (VSS)의 전압 레벨보다 더 높은 전압으로 구동하여 비트라인과 비트라인바의 전압 스윙을 감소시켜서 전력소비를 줄이며 동시에 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류도 감소시킬 수 있도록 하는 하나 이상의 쓰기 드라이버를 포함하는 에스램 회로에 관한 것이다.
공정 미세화에 의한 소자의 스케일링으로 인한 공정 기술의 발전에 따라서 소자의 누설전류는 기하급수적으로 증가하게 되며 특히 65-nm 이하 급 소자에서는 소자의 문턱전압 아래(subthreshold) 누설전류와 더불어 소자의 옥사이드 터널링(oxide-tunneling) 누설전류도 급격하게 증가하게 된다. 따라서 소자의 문턱전압 아래(subthreshold) 누설전류뿐만이 아니라 옥사이드 터널링(oxide-tunneling) 누설전류도 줄일 수 있는 회로가 필요하다. 에스램 (SRAM) 회로는 반도체 회로 중에 메모리 회로로서 사용된다. 반도체 공정 기술의 발달로 인해서 반도체 칩의 동작 속도가 빨라지고 기능이 복잡해지면서 반도체 칩에서 사용되는 메모리 회로의 비중이 나날이 증가되고 있다. 우리가 반도체 칩 안에서 사용되는 여러 종류의 회로의 각각의 면적을 비교해보면 일반적으로 반도체 칩 안에서 사용되는 여러 종류의 회로 중에서 제일 많이 사용되는 면적이 바로 에스램 (SRAM) 회로라는 것을 알 수 있다. 따라서 전체 칩의 누설전류를 줄이기 위해서 에스램 (SRMA)의 누설전류를 감소시키는 것이 매우 중요하다.
소자의 스케일링이 지속되면서 소자의 문턱전압 아래(subthreshold) 누설전류가 기하급수적으로 증가하는 것은 잘 알려져 있다. 이에 따라서 소자의 문턱전압 아래(subthreshold) 누설전류를 감소시키기 위한 많은 회로들이 개발되고 있다. 그런데, 소자가 스케일링되면 문턱전압 아래(subthreshold) 누설전류만이 늘어나는 것이 아니라 옥사이드 터널링(oxide-tunneling) 누설전류도 또한 급속하게 늘어나게 된다. 도 1에서는 65-nm 소자에서의 전체 누설전류에서 문턱전압 아래(subthreshold) 누설전류와 옥사이드 터널링(oxide-tunneling) 누설전류의 구성 을 비교하였다. 25℃에서는 문턱전압 아래(subthreshold) 누설전류가 79.8%를 차지하였고 옥사이드 터널링(oxide-tunneling) 누설전류는 20.2%를 차지하였다. 또한 100℃에서는 문턱전압 아래(subthreshold) 누설전류가 92.7%를 차지하였고 옥사이드 터널링(oxide-tunneling) 누설전류가 7.3%를 차지하였다. 문턱전압 아래(subthreshold) 누설전류는 온도가 증가하면 크기가 커지며 옥사이드 터널링(oxide-tunneling) 누설전류는 온도의 변화에 상관없이 거의 일정한 전류가 흐른다. 따라서 온도가 높아지면 문턱전압 아래(subthreshold) 누설전류의 크기는 커지지만 옥사이드 터널링(oxide-tunneling) 누설전류의 크기는 변하지 않으므로 온도가 높아지면 전제 누설전류에서의 문턱전압 아래(subthreshold) 누설전류의 비중은 커지게 된다. 도 1에서 보듯이 옥사이드 터널링(oxide-tunneling) 누설전류의 비중이 저온에서는 20% 정도, 고온에서는 7% 정도이므로 전체 누설전류에서 차지하는 비중이 작지 않으며, 따라서 전체 누설전류를 억제하기 위해서는 옥사이드 터널링(oxide-tunneling) 누설전류도 반드시 억제되어야 한다.
종래 기술로서는 에스램 (SRAM) 회로의 소스라인 전압을 조절하여 에스램 (SRAM) 회로의 누설전류를 감소시키는 방법이 있으나 그 종래 기술에서는 에스램 (SRAM) 회로의 워드라인 트랜지스터의 옥사이드 터널링(oxide-tunneling) 누설전류는 감소시킬 수가 없었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 65-nm 이하 급 소자의 문턱 전압 아래(subthreshold) 누설전류와 옥사이드 터널링(oxide-tunneling) 누설전류를 함께 줄일 수 있는 에스램 (SRAM) 회로를 고안하여 반도체 칩에서 제일 많은 면적을 차지하고 있는 에스램 (SRAM) 회로의 전체 누설전류를 줄이는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전원전압단자 (VDD)와 접지전압단자 (VSS)의 두 개의 전압단자를 갖고 있으며, 제 1 PMOS 트랜지스터 (MP1)와 제 2 PMOS 트랜지스터 (MP2)와 제 3 PMOS 트랜지스터 (MP3)로 이루어져 있고, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 소스는 전원전압에 연결되어 있고 그 드레인은 각각 비트라인과 비트라인바에 연결되어 있으며 제 2 PMOS 트랜지스터의 드레인과 소스는 각각 비트라인과 비트라인바에 연결되고 또한 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 게이트는 EQ 신호에 연결되어 비트라인 (BL)과 비트라인바 (BLB)를 프리차지 (precharge) 시에 전원전압단자의 전압으로 구동하는 하나 이상의 프리차지 (precharge) 부와,; 제 1 NMOS 트랜지스터 (MN1), 제 4 PMOS 트랜지스터 (MP4), 제 2 NMOS 트랜지스터 (MN2) 및 제 5 PMOS 트랜지스터 (MP5)를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 게이트 단자는 QB 노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 드레인 단자는 Q 노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트 단자는 Q 노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 드레인 단자는 QB 노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 Q 노드는 제 3 NMOS 트랜지스터 (MN3) 에 의해서 비트라인으로 연결되고, QB 노드는 제 4 NMOS 트랜지스터 (MN4) 에 의해서 비트라인바 노드에 연결되고, 제 3 NMOS 트랜지스터 (NM3)과 제 4 NMOS 트랜지스터 (NM4)의 게이트는 워드라인 신호 (WL)에 의해서 구동되는 메모리 정보를 저장할 수 있는 한 개 이상의 에스램 셀과,; 상기 에스램 셀 (SRAM cell)과 접지전압단자 (VSS) 사이에 상기 메모리 셀의 소스라인 전압 (VSL)을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터 (NM5)로 이루어져 있는 하나 이상의 소스라인 드라이버와,; 상기 에스램 셀 (SRAM cell)의 워드라인 신호를 구동하는 워드라인 드라이버가 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하며 low 전압은 접지전압단자 (VSS)의 전압 레벨 보다 더 높은 전압으로 구동하여 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류를 감소시킬 수 있도록 하는 하나 이상의 워드라인 드라이버 및,; 상기 에스램 셀 (SRAM cell)의 비트라인과 비트라인바에 데이터를 쓸 수 있는 쓰기 드라이버 (write driver)의 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하고 low 전압은 접지전압단자 (VSS)의 전압 레벨보다 더 높은 전압으로 구동하여 비트라인과 비트라인바의 전압 스윙을 감소시켜서 전력소비를 줄이며 동시에 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류도 감소시킬 수 있도록 하는 하나 이상의 쓰기 드라이버를 포함하는 에스램 회로를 제공한다.
종래의 에스램 (SRAM) 회로와 비교하여 본 발명의 에스램 (SRAM) 회로는 75 ℃에서 10% 정도의 누설전류 소비를 감소시킬 수 있고, 25 ℃에서는 20% 정도의 누설전류 소비를 줄일 수 있고, -25 ℃에서는 40% 정도의 누설전류 소비를 줄일 수 있다.
이하에서 본 명세서에 첨부된 도면을 참조하여 본 발명에 대해 보다 상세히 설명한다.
도 2는 본 발명에서 제안하는 누설전류를 줄이기 위한 에스램 (SRAM) 회로도이다. 도 2에서 볼 수 있는 바와 같이, 본 발명에 따른 에스램 회로는 전원전압단자 (VDD)와 접지전압단자 (VSS)의 두 개의 전압단자를 갖고 있으며, 또한 상기 발명의 에스램 회로는 비트라인 (BL)과 비트라인바 (BLB)를 프리차지 (precharge) 시에 전원전압단자의 전압으로 구동하는 프리차지 (precharge) 부를 한 개 이상 포함하되, 그 프리차지 부는 제 1 PMOS 트랜지스터 (MP1)와 제 2 PMOS 트랜지스터 (MP2)와 제 3 PMOS 트랜지스터 (MP3)로 이루어져 있고, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 소스는 전원전압에 연결되어 있고 그 드레인은 각각 비트라인과 비트라인바에 연결되어 있으며 제 2 PMOS 트랜지스터의 드레인과 소스는 각각 비트라인과 비트라인바에 연결되고 또한 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 게이트는 EQ 신호에 연결되어 있고, 그 프리차지 부의 동작을 보면, EQ 신호가 low 일 때에는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터를 켜서 비트라인과 비트라인바의 전압을 VDD로 프리차지해주고, EQ 신호가 high 일 때에는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터가 모두 꺼져있게 되므로 에스램 셀에 대한 읽기 혹은 쓰기 동작을 할 수 있게 해 준다.
또한, 본 발명의 에스램 회로는 메모리 정보를 저장할 수 있는 한 개 이상의 에스램 셀을 포함하되, 에스램 셀 부는 제 1 NMOS 트랜지스터 (MN1), 제 4 PMOS 트랜지스터 (MP4), 제 2 NMOS 트랜지스터 (MN2) 및 제 5 PMOS 트랜지스터 (MP5)를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 게이트 단자는 QB 노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 드레인 단자는 Q 노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트 단자는 Q 노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 드레인 단자는 QB 노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 Q 노드는 제 3 NMOS 트랜지스터 (MN3) 에 의해서 비트라인으로 연결되고, QB 노드는 제 4 NMOS 트랜지스터 (MN4) 에 의해서 비트라인바 노드에 연결되고, 제 3 NMOS 트랜지스터 (NM3)과 제 4 NMOS 트랜지스터 (NM4)의 게이트는 워드라인 신호 (WL)에 의해서 구동된다.
본 발명의 에스램 회로는 에스램 셀 (SRAM cell)과 접지전압단자 (VSS) 사이에 상기 메모리 셀의 소스라인 전압 (VSL)을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터 (NM5)로 이루어져 있는 소스라인 드라이버를 하나 이상 포함하고 있어서, 워드라인의 읽기 동작 시에는 제 5 NMOS 트랜지스터를 켜서 메모리 셀의 소스라인의 전압을 접지전압으로 낮게 하여 메모리 셀의 정보에 따라서 비트라인 혹은 비트라인바의 전압을 따라서 낮추게 하며, 워드라인의 읽기와 쓰기 접근이 없을 때에는 제 5 NMOS 트랜지스터를 꺼서 소스라인의 전압을 접지전압보다 높게 만들어서 메모리 셀의 누설전류를 감소하게 하며, 워드라인의 쓰기 동작 시에도 제 5 NMOS 트랜지스터를 계속해서 꺼진 상태로 유지하여 비트라인과 비트라인바의 전압 스윙을 작게 하여 전력소비를 최소화한다.
또한, 상기 에스램 셀 (SRAM cell)의 워드라인 신호를 구동하는 워드라인 드라이버는 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하며 low 전압은 접지전압단자 (VSS)의 전압 레벨 보다 더 높은 전압으로 구동하여 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류를 감소시킬 수 있도록 한다.
상기 에스램 셀 (SRAM cell)의 비트라인과 비트라인바에 데이터를 쓸 수 있는 쓰기 드라이버 (write driver)는 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하고 low 전압은 접지전압단자 (VSS)의 전압 레벨보다 더 높은 전압으로 구동하여 쓰기 동작 시의 비트라인과 비트라인바의 전압 스윙을 최소한으로 하여 전력소비를 감소시키며 동시에 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류를 감소시킬 수 있도록 한다. 도 3은 65-nm 공정에서의 기존의 에스램 (SRAM) 회로와 본 발명의 에스램 (SRAM) 회로의 전체누설전류를 비교한 그래프이다. 도 3에서 볼 수 있는 바와 같이, 본 발명의 에스램 회로는 75 ℃에서 10% 정도의 누설전류 소비를 감소시킬 수 있고, 25 ℃에서는 20% 정도의 누 설전류 소비를 줄일 수 있고, -25 ℃에서는 40% 정도의 누설전류 소비를 줄일 수 있다.
앞에서 설명된 본 발명의 일실시 예는 본 발명의 기술적 사상을 한정하는 것으로 해석되어서는 안 된다. 본 발명의 보호 범위는 청구범위에 기재된 사항에 의하여만 제한되고, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상을 다양한 형태로 개량 변경하는 것이 가능하다. 따라서 이러한 개량 및 변경은 통상의 지식을 가진 자에게 자명한 것인 한 본 발명의 보호범위에 속하게 될 것이다.
도 1은 65-nm 소자의 전체누설전류에서 문턱전압 아래(subthreshold) 누설전류와 옥사이드 터널링(oxide-tunneling) 누설전류를 비교한 도
도 2는 본 발명에서 제안하는 누설전류를 줄이기 위한 에스램 (SRAM) 회로도
도 3는 65-nm 공정에서의 기존의 에스램 (SRAM) 회로와 본 발명의 에스램 (SRAM) 회로의 전체누설전류를 비교한 그래프

Claims (1)

  1. 전원전압단자 (VDD)와 접지전압단자 (VSS)의 두 개의 전압단자를 갖고 있으며,
    제 1 PMOS 트랜지스터 (MP1)와 제 2 PMOS 트랜지스터 (MP2)와 제 3 PMOS 트랜지스터 (MP3)로 이루어져 있고, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 소스는 전원전압에 연결되어 있고 그 드레인은 각각 비트라인과 비트라인바에 연결되어 있으며 제 2 PMOS 트랜지스터의 드레인과 소스는 각각 비트라인과 비트라인바에 연결되고 또한 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 3 PMOS 트랜지스터의 게이트는 EQ 신호에 연결되어 비트라인 (BL)과 비트라인바 (BLB)를 프리차지 (precharge) 시에 전원전압단자의 전압으로 구동하는 하나 이상의 프리차지 (precharge) 부와,;
    제 1 NMOS 트랜지스터 (MN1), 제 4 PMOS 트랜지스터 (MP4), 제 2 NMOS 트랜지스터 (MN2) 및 제 5 PMOS 트랜지스터 (MP5)를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 게이트 단자는 QB 노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 4 PMOS 트랜지스터의 드레인 단자는 Q 노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트 단자는 Q 노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 드레인 단자는 QB 노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 Q 노드는 제 3 NMOS 트랜지스터 (MN3) 에 의해서 비트라인으로 연결되고, QB 노드는 제 4 NMOS 트랜지스터 (MN4) 에 의해서 비트라인바 노드에 연결되고, 제 3 NMOS 트랜지스터 (NM3)과 제 4 NMOS 트랜지스터 (NM4)의 게이트는 워드라인 신호 (WL)에 의해서 구동되는 메모리 정보를 저장할 수 있는 한 개 이상의 에스램 셀과,;
    상기 에스램 셀 (SRAM cell)과 접지전압단자 (VSS) 사이에 상기 메모리 셀의 소스라인 전압 (VSL)을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터 (NM5)로 이루어져 있는 하나 이상의 소스라인 드라이버와,;
    상기 에스램 셀 (SRAM cell)의 워드라인 신호를 구동하는 워드라인 드라이버가 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하며 low 전압은 접지전압단자 (VSS)의 전압 레벨 보다 더 높은 전압으로 구동하여 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류를 감소시킬 수 있도록 하는 하나 이상의 워드라인 드라이버 및,;
    상기 에스램 셀 (SRAM cell)의 비트라인과 비트라인바에 데이터를 쓸 수 있는 쓰기 드라이버 (write driver)의 high 전압을 전원전압단자 (VDD)의 전압과 같은 레벨로 구동하고 low 전압은 접지전압단자 (VSS)의 전압 레벨보다 더 높은 전압으로 구동하여 비트라인과 비트라인바의 전압 스윙을 감소시켜서 전력소비를 줄이며 동시에 에스램 셀 (SRAM cell)의 옥사이드 터널링 (oxide-tunneling) 누설전류도 감소시킬 수 있도록 하는 하나 이상의 쓰기 드라이버를 포함하는 에스램 회로.
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