CN110208755B - 一种基于fpga的动态雷达回波数字下变频***及方法 - Google Patents

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Abstract

本发明提出一种基于FPGA的动态雷达回波数字下变频***及方法。所述***包括带通滤波器、动态截位装置、奇偶抽取装置、混频装置以及低通滤波器，其中，所述动态截位装置包括第一动态截位模块、第二动态截位模块、第三动态截位模块，基于不同的输入信号以及信号最大幅值的位宽来决定是否进行截位操作，本发明依据数字下变频原理，充分利用了FPGA FIFO的数据缓存功能，在缓存数据的同时计算出每次信号的幅度最大值，然后根据特有的数据截位方法，在最大程度地保留有用信号的同时完成该次回波信号的动态截位。结合该动态截位方法，本发明的数字下变频***可以实现动态地自适应不同环境下不同强度的雷达回波信号下变频处理。

Description

一种基于FPGA的动态雷达回波数字下变频***及方法
技术领域
本发明涉及雷达回波数字下变频方法，特别涉及一种基于fpga的动态雷达回波数字下变频***及方法。
背景技术
在常用的雷达回波信号处理***中，射频前端回传的模拟中频实信号经过模数转换装置转换成数字中频实信号后，通常会由数字下变频装置将该信号处理成数字基带复信号，再输入到后级的信号处理装置中。作为雷达回波信号处理***中的关键步骤，数字下变频装置的处理性能直接影响到雷达***的信号处理性能。
数字下变频通常由以下几个步骤组成，带通滤波、奇偶抽取、混频、低通滤波。由于FPGA本身定点运算的特性，带通滤波、混频、低通滤波这几个带有算术运算的步骤会扩展数据位宽。但是，为了节约FPGA资源和提高信号处理的速率，必须对位宽扩展后的数据实施截位操作。
在现有的技术中，该截位操作一般是经过算法仿真或者实地测试得出一组截位的值，然后在FPGA的数字下变频模块中写定。第一，该过程操作复杂，而且，在不同的环境下，截取的数据位置也可能不一样，***维护非常麻烦。第二，该方法对于过大或过小回波的信号均不适应，对于过大的信号，该方法会截位太少，导致数据溢出。对于过小的信号，该方法会截位太多，导致有效信息丢失。因此，设计一种基于FPGA的动态雷达回波数字下变频装置很有意义。
发明内容
为了克服上述现有技术的不足，本发明的目的是设计出一种基于FPGA的动态雷达回波数字下变频***及方法来完成数字中频实信号的数字下变频操作。并且，可以根据回波强度的不同，在需要进行数据截位的时候，动态选择截位的位置，最大程度的保留信号中的有用信息。
根据本发明的一实施例，本发明提供了一种基于FPGA的动态雷达回波数字下变频***，所述***包括：
带通滤波器，用于对接收到的雷达回波信号进行滤波采样；
动态截位装置，用于根据接收到的回波信号强度实现数据位的动态截位，并输出固定位宽的信号和表征各回波缩放情况的缩放因子；
奇偶抽取装置，用于将带通滤波后的信号按采样顺序分成IQ两路信号进行信号抽取处理；
混频装置，用于分别对抽取处理后的两路信号进行混频处理；
低通滤波器，用于分别滤除两路经过混频后信号中的高频分量，输出下频基带信号。
优选的，所述动态截位装置包括第一动态截位模块、第二动态截位模块和第三动态截位模块，其中，所述第一动态截位模块用于在带通滤波器实现雷达回波信号进滤波采样后的信号动态截位；所述第二动态截位模块和第三动态截位模块分别对IQ两路信号经低通滤波后的信号动态截位。
优选的，所述动态截位具体为，接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子。
优选的，所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。
优选的，所述带通滤波器的系数由matlab软件中的fir1函数计算得出浮点型系数后，再进行数据定点化获得。
优选的，所述奇偶抽取模块基于一个非对称I/O的FIFO实现，输出位宽为输入位宽的2倍。
优选的，所述混频装置，用于分别对抽取处理后的两路信号进行混频处理，具体为，当为I路信号进入混频装置时，混频装置产生余弦信号，当为Q路信号进入混频装置时，混频装置产生正弦信号，所述的余弦信号以及正弦信号分别于输入到该混频装置的信号相乘后输出，从而得到输出的混频信号。
优选的，所述低通滤波器的系数由matlab软件中的fir1函数计算得出浮点型系数后，再进行数据定点化获得。
根据本发明的又一实施例，本发明还提供了一种基于FPGA的动态雷达回波数字下变频方法，所述方法包括：
接收数字中频实信号，通过带通滤波器对信号滤波采样；将带通滤波后的信号按采样顺序分开输入到IQ两个信号处理支路中；分别对IQ两路信号混频处理；通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号。
优选的，所述将带通滤波后的信号按采样顺序分开输入到IQ两个信号处理支路中之前还包括，对经过带通滤波器滤波后的信号进行动态截位处理。
优选的，所述通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号之后，还包括，分别对IQ两路输出的基带信号进行动态截位处理，并输出经过动态截位处理后的信号。
优选的，所述动态截位处理过程具体为，接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子。
优选的，所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值位宽大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。
本发明通过在现有的数字下变频流程中用动态截位模块替代原有的固定截位模块，使得本发明的数字下变频装置可以适应不同环境下的雷达回波信号。
附图说明
图1为本发明提出的基于FPGA的动态雷达回波数字下变频***框架图；
图2为本发明提出的基于FPGA的动态雷达回波数字下变频***中非对称I/O位宽FIFO的结构图；
图3为本发明提出的基于FPGA的动态雷达回波数字下变频***中动态截位装置的结构图。
具体实施方式
以下结合附图对本发明的具体实施方式作出详细说明。
一种基于FPGA的动态雷达回波数字下变频***，如图1示，所述***包括带通滤波器、动态截位装置、奇偶抽取装置、混频装置以及低通滤波器。
其中，带通滤波器，用于对接收到的雷达回波信号进行滤波采样。带通滤波器的系数由matlab软件中的fir1函数计算得出浮点型系数后，再进行进行数据定点化获得。在fpga中实现带通滤波器时，只需调用xilinx的fpga开发软件vivado中的fir ip核并配置为多项滤波结构，再导入之前经过数据定点化获得的滤波器系数即可。基于多项滤波结构的带通滤波器，在实现滤波功能的同时完成信号下采样功能，提前丢弃多余的采样点，提高计算效率，降低了后级信号处理模块的运算量。
奇偶抽取装置，用于将带通滤波后的信号按采样顺序分成IQ两路信号进行信号抽取处理；奇偶抽取装置起到一个数据分路的功能，将带通滤波后的数据按照奇偶顺序分开输入两个支路。该装置基于一个非对称I/O位宽的FIFO实现，FIFO结构如图2所示，输出位宽为输入位宽的2倍，使得本装置在完成奇偶抽取功能的同时，解决了本模块的跨时钟域数据处理问题。
混频装置，用于分别对抽取处理后的两路信号进行混频处理；如图1所示，混频装置包括了混频装置4和混频装置7，当为I路信号进入混频装置时，混频装置4产生余弦信号，当为Q路信号进入混频装置时，混频装置7产生正弦信号，所述的余弦信号以及正弦信号分别于输入到该混频装置的信号相乘后输出，从而得到输出的混频信号。在本发明的***中，经过仔细选择的采样率可以使得余弦和正弦混频信号的数值均有+1和-1组成，因此，这里的混频相乘不会扩展数据位宽。
低通滤波器，用于分别滤除两路经过混频后信号中的高频分量，输出下频基带信号。低通滤波一般都是下变频的最后一步，滤除经过混频的信号中的高频分量，保留想要的基带信号。低通滤波器的系数由matlab软件中的fir1函数计算得出浮点型系数后，再进行进行数据定点化获得。在fpga中实现低通滤波器时，只需调用xilinx的fpga开发软件vivado中的fir ip核，再导入之前经过数据定点化获得的低通滤波器系数即可。
在本发明中，为了解决现有技术中存在的问题，提出了动态截位装置，该截位装置用于根据接收到的回波信号强度实现数据位的动态截位，并输出固定位宽的信号和表征各回波缩放情况的缩放因子。具体的应用到本***中，本***中的动态截位装置包括第一动态截位模块、第二动态截位模块和第三动态截位模块，其中，所述第一动态截位模块用于在带通滤波器实现雷达回波信号进滤波采样后的信号动态截位；所述第二动态截位模块和第三动态截位模块分别对IQ两路信号经低通滤波后的信号动态截位。如图1示。
第一截位模块设置与带通滤波器与奇偶抽取装置之间，而第二截位模块位于I路信号的低通滤波器之后，第三截位模块位于Q路信号的低通滤波器之后，因为三者的功能作用都是相同的，因此，都是采用了相同的截位策略，只是针对不同的是不同的输入信号，因此采取的具体截位策略的具体的对象不同。就动态截位本身来说，具体为接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子。所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。也就是说，第一截位模块中的动态截位过程面对的对象是经过带通滤波器滤波采样后的信号，第二截位模块的动态截位过程面对的对象是I路信号经低通滤波后的信号，而第三截位模块的动态截位过程面对的对象是Q路信号经过低通滤波后的信号，而三者采用的具体动态截位过程及策略均是相同的。
如图3所示，三个动态截位模块虽在图1中的几个位置均有调用，但其实现原理均是一致的，所以在此一并描述。动态截位模块基于fifo实现，首先将输入本模块的信号输入fifo缓存，同时计算出本次回波信号中的幅度最大值。然后，截位模块根据幅度最大值为本回波设定一套截位方法，再从fifo中读出数据，按照截位方法对本次回波信号实施动态截位，最后输出截位后信号和缩放因子。具体来说，该截位方法是以信号幅度最大值对应位宽起，向下保留一定位数，作为有效信号输出，丢弃剩余的低位数据，低位数据的位宽即为本模块输出的缩放因子。以有效位宽16位为例，设某回波信号的幅度最大值的位宽为x1，如x1大于16，则截取出的有效数据位为x1-1，x1-2，x1-3…x1-16。缩放因子为x1-16。如x1小于等于16，则数据不进行截位操作，缩放因子为0。例1，带通滤波后，最大幅度值为100000，则其有效位宽为18位，截取出的有效数据位为17，16，15…2，缩放因子为2。例2，带通滤波后，最大幅度值为-10000，则其有效位宽为16位，则不进行截位操作，缩放因子为0。
显而易见的是，经过本数字下变频装置的每个回波信号再处理完后，都会得到一个最大程度保留有效信息的数字基带复信号和一个表征该信号缩放情况的缩放因子。因此，如果后面要统一处理多个回波时，需要统一缩放因子，使得各回波信号缩放程度相同。具体来说，就是统计各次回波信号的缩放因子最大值，然后以次为标准，对其余信号进行缩放操作。例如，4个回波信号处理后，缩放因子分别为7，6，5，3。则最大的缩放因子为7，则第二个回波需要缩小2^(7-6)倍，第三个回波需要缩小2^(7-5)倍，第四个回波需要缩小2^(7-3)倍。由于各个回波的缩放因子时动态确定的，因此，最后的缩放因子也是动态确定的。可见，本发明的数字下变频装置可以动态地适应不同环境下不同强度的回波信号。
根据本发明的又一实施例，本发明还提供了一种基于FPGA的动态雷达回波数字下变频方法，其特征在于，所述方法包括：
接收数字中频实信号，通过带通滤波器对信号滤波采样；将带通滤波后的信号按采样顺序分开输入到IQ两个信号处理支路中；分别对IQ两路信号混频处理；通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号。
所述将带通滤波后的信号按采样顺序分开输入到IQ两个信号处理支路中之前还包括，对经过带通滤波器滤波后的信号进行动态截位处理。
所述通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号之后，还包括，分别对IQ两路输出的基带信号进行动态截位处理，并输出经过动态截位处理后的信号。
所述动态截位处理过程具体为，接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子。
所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值位宽大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。
本发明依据数字下变频原理，充分利用了fpga fifo的数据缓存功能，在缓存数据的同时计算出每次信号的幅度最大值，然后根据特有的数据截位方法，在最大程度地保留有用信号的同时完成该次回波信号的动态截位。结合该动态截位方法，本发明的数字下变频***可以实现动态地自适应不同环境下不同强度的雷达回波信号下变频处理。
最后应说明的是，以上实施方式仅用以说明本发明实施例的技术方案而非限制，尽管参照以上较佳实施方式对本发明实施例进行了详细说明，本领域的普通技术人员应当理解，可以对本发明实施例的技术方案进行修改或等同替换都不应脱离本发明实施例的技术方案的精神和范围。

Claims (5)

1.一种基于FPGA的动态雷达回波数字下变频***，其特征在于，所述***包括：
带通滤波器，用于对接收到的雷达回波信号进行滤波采样；
动态截位装置，用于根据接收到的回波信号强度实现数据位的动态截位，并输出固定位宽的信号和表征各回波缩放情况的缩放因子；
奇偶抽取装置，用于将带通滤波后的信号按采样顺序分成IQ两路信号进行信号抽取处理；
混频装置，用于分别对抽取处理后的两路信号进行混频处理；
低通滤波器，用于分别滤除两路经过混频后信号中的高频分量，输出下频基带信号；
所述动态截位具体为，接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子；
所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。
2.根据权利要求1所述的基于FPGA的动态雷达回波数字下变频***，其特征在于，所述动态截位装置包括第一动态截位模块、第二动态截位模块和第三动态截位模块，其中，所述第一动态截位模块用于在带通滤波器实现雷达回波信号进滤波采样后的信号动态截位；所述第二动态截位模块和第三动态截位模块分别对IQ两路信号经低通滤波后的信号动态截位。
3.根据权利要求1所述的基于FPGA的动态雷达回波数字下变频***，其特征在于，所述混频装置，用于分别对抽取处理后的两路信号进行混频处理，具体为，当为I路信号进入混频装置时，混频装置产生余弦信号，当为Q路信号进入混频装置时，混频装置产生正弦信号，所述的余弦信号以及正弦信号分别与输入到该混频装置的信号相乘后输出，从而得到输出的混频信号。
4.一种基于FPGA的动态雷达回波数字下变频方法，其特征在于，所述方法包括：
接收数字中频实信号，通过带通滤波器对信号进行滤波采样；对经过带通滤波器滤波后的信号进行动态截位处理；将带通滤波后的信号按采样顺序分开输入到IQ两个信号处理支路中；分别对IQ两路信号混频处理；通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号；
动态截位处理过程具体为：接收到回波信号后，首先将信号输入FIFO模块缓存，同时计算出本次回波信号中的幅度最大值，根据信号幅度最大值为回波设置截位策略，再从FIFO模块中读出数据，按照所述截位策略对当前回波信号实施动态截位，最后输出截位后信号和缩放因子；
所述截位策略具体为，以信号幅度最大值对应位宽起，判断所述信号幅度最大值与有效位宽之间的关系，若信号幅度最大值位宽大于有效位宽，则截取出有效数据位，作为有效信号输出，同时丢弃剩余的低位数据，否则不进行截位操作，所述的缩放因子为所述低位数据的位宽。
5.根据权利要求4所述基于FPGA的动态雷达回波数字下变频方法，其特征在于，所述通过低通滤波器滤除经混频处理后的信号的高频分量，输出下频基带信号之后，还包括，分别对IQ两路输出的基带信号进行动态截位处理，并输出经过动态截位处理后的信号。
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数字下变频中的数据位宽选择;廉昕 等;《现代电子技术》;20121101;第35卷(第21期);第45-48页 *

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