CN110162267A - 快闪存储器存储装置与写入管理方法 - Google Patents

快闪存储器存储装置与写入管理方法 Download PDF

Info

Publication number
CN110162267A
CN110162267A CN201810472910.8A CN201810472910A CN110162267A CN 110162267 A CN110162267 A CN 110162267A CN 201810472910 A CN201810472910 A CN 201810472910A CN 110162267 A CN110162267 A CN 110162267A
Authority
CN
China
Prior art keywords
flash memory
memory module
block
memory
ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810472910.8A
Other languages
English (en)
Inventor
詹伯彦
陈伟旻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asolid Technology Co Ltd
Original Assignee
Asolid Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asolid Technology Co Ltd filed Critical Asolid Technology Co Ltd
Publication of CN110162267A publication Critical patent/CN110162267A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种快闪存储器存储装置与写入管理方法。快闪存储器的写入管理方法包括：检测快闪存储器的使用者区块的未使用区块的尺寸；计算未使用区块的尺寸与使用者区块的尺寸的比值；以及依据比值进行快闪存储器的存储模式的切换动作，其中快闪存储器的存储模式包括单阶存储模式与多阶存储模式。

Description

快闪存储器存储装置与写入管理方法
技术领域
本发明涉及一种快闪存储器存储装置与写入管理方法，尤其涉及可提升存储空间的使用效率的快闪存储器存储装置与写入管理方法。
背景技术
快闪存储器在存储存储单元的发展上，一个存储单元的数据存储已由单一比特演进成多比特架构，使其在同数量的存储单元于快闪存储器时，多比特存储架构能获得更多容量的优势。一般而言，大多数的多比特存储快闪存储器同时提供单一比特存储模式。然而快闪存储器的读写速度迁就于存储单元的物理架构，其速度依快至慢分别为单阶存储单元(Single-Level Cell,SLC)、多阶存储单元(Multi-Level Cell,MLC)、三阶存储单元(Triple-Level Cell,TLC)、四阶存储单元(Quad-Level Cell,QLC)。
传统上，每个存储单元内存储1个信息比特，称为单阶存储单元，使用这种存储单元的快闪存储器也称为单阶存储单元快闪存储器(SLC flash memory)，或简称SLC快闪存储器。SLC快闪存储器的优点是传输速度更快、功率消耗更低以及存储单元的寿命更长。然而，由于每个存储单元包含的信息较少，其每百万比特组需花费较高的成本来生产。多阶存储单元可以在每个存储单元内存储2个以上的信息比特，其“多阶”指的是电荷充电有多个能阶(即多个电压值)，如此便能存储多个比特的值于每个存储单元中。使用这种存储单元的快闪存储器也称为多阶存储单元快闪存储器(MLC flash memory)，或简称MLC快闪存储器。通过每个存储单元可存储更多的比特，MLC快闪存储器可降低生产成本，但比起SLC快闪存储器，其传输速度较慢，功率消耗较高和存储单元的寿命较低。
需要注意的是，基于快闪存储器硬件层面，单以MLC模式使用时，宽容度较低，需要更为复杂的指令与精确的物理作动，与SLC相比势必需要更为冗长的时间。但单以SLC模式使用，又会面临存储容量减少的缺点。因此，如何克服多比特存储架构下读写效能限制，则成为相关领域的工程师所重视的一个课题。
发明内容
本发明提供一种快闪存储器存储装置与写入管理方法，并通过监控快闪存储器的使用者区块的未使用区块切换快闪存储器的存储模式以提升存储空间的使用效率。
本发明提供一种快闪存储器的写入管理方法，其包括：检测快闪存储器的使用者区块的未使用区块的尺寸；计算未使用区块的尺寸与使用者区块的尺寸的比值；以及，依据比值进行快闪存储器的存储模式的切换动作，其中快闪存储器的存储模式包括单阶存储模式与多阶存储模式。
本发明提供一种快闪存储器存储装置，包括快闪存储器以及控制器。快闪存储器具有使用者区块以及***区块。控制器耦接至快闪存储器，用以：检测快闪存储器的使用者区块的未使用区块的尺寸；计算未使用区块的尺寸与使用者区块的尺寸的比值；以及，依据比值进行快闪存储器的存储模式的切换动作，其中快闪存储器的存储模式包括单阶存储模式与多阶存储模式。
基于上述，本发明提供的快闪存储器存储装置通过监控快闪存储器的使用者区块的总尺寸与未使用区块的尺寸的比例关系，来进行存储模式的切换动作。如此一来，快闪存储器可依据实际的使用状态来存储数据，提升存储空间的使用效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1说明本发明的示范性实施例的快闪存储器存储装置的方块图。
图2说明本发明的示范性实施例的快闪存储器的写入管理方法的流程图。
图3A及图3B说明本发明的示范性实施例的快闪存储器的示意图。
图4说明本发明的示范性实施例的映射表的示意图。
图5说明本发明的示范性实施例的快闪存储器的切换存储模式的方法的流程图。
附图标号说明
100：快闪存储器存储装置；
110：快闪存储器；
120：控制器；
S201、S203、S205：写入管理方法的步骤；
310：使用者区块；
3101：已使用区块；
3102：未使用区块；
320：***区块；
400：映射表；
410～4N0：映射信息；
4102：标记；
S501、S503、S505、S507：写入管理方法的步骤。
具体实施方式
图1说明根据本发明的示范性实施例的快闪存储器存储装置的方块图。请参看图1，本实施例的快闪存储器存储装置100包括快闪存储器110与控制器120。控制器120耦接至快闪存储器110。其中，快闪存储器110可具有***区块以及使用者区块。***区块可用以存储***暂存数据。使用者区块则可用以存储来自使用者端(例如电子装置)的数据。在本发明实施例中，控制器120可检测快闪存储器110的数据存储状态，例如控制器120可检测快闪存储器110中的使用者区块的未使用区块的尺寸。并且，控制器120并计算未使用区块的尺寸与快闪存储器110中的使用者区块的尺寸的比值。具体来说明，使用者区块的尺寸可预先存储在控制器120中。并且，控制器120可使检测而获得的未使用区块的尺寸与使用者区块的尺寸进行除法运算，来产生所述的比值。
并且，控制器120可依据上述的比值来进行快闪存储器110的存储模式的切换动作。其中，本发明实施例中，存储模式可具有单阶存储模式与多阶存储模式。当快闪存储器110操作在单阶存储模式时，表示快闪存储器110中的每一个存储单元可存储单一个比特的数据。相对的，当快闪存储器110操作在多阶存储模式时，表示快闪存储器110中的每一个存储单元可存储多个比特(多于1个比特)的数据。在本发明实施例中，当快闪存储器110操作在多阶存储模式时，快闪存储器110中的每一个存储单元可记录两个、三个、四个或更多个比特的数据，没有特定的限制。
此外，由于快闪存储器110的存储单元可以是单阶存储模式或多阶存储模式，控制器120设置映射表以供使用者端判断各存储单元的存储模式。映射表包括快闪存储器中的多个实体地址与多个逻辑地址间的多个映射信息。
附带一提的，快闪存储器110可以是NOR型快闪存储器，也可以是NAND型快闪存储器。并且，快闪存储器存储装置100可以是存储卡或固态硬盘(Solid State Drive,SSD)等，且快闪存储器存储装置100可设置于数码相机、手机、音乐播放器、平板电脑或个人电脑等任意电子装置中。
此外，关于控制器120的硬件架构，控制器120可以为具运算能力的处理器。或者，控制器120可以是通过硬件描述语言(Hardware Description Language,HDL)或是其他任意本领域技术人员所熟知的数字电路的设计方式来进行设计，并通过现场可程序逻辑门阵列(Field Programmable Gate Array,FPGA)、复杂可程序逻辑装置(ComplexProgrammable Logic Device,CPLD)或是特殊应用集成电路(Application-specificIntegrated Circuit,ASIC)的方式来实现的硬件电路。
请同时参照图1及图2，其中，图2说明本发明的示范性实施例的快闪存储器的写入管理方法的流程图。请参看图2，步骤S201检测快闪存储器110的使用者区块的未使用区块的尺寸。具体而言，控制器120可周期性地检测快闪存储器110以计算快闪存储器110的使用者区块的未使用区块的尺寸。接着，步骤S203则计算未使用区块的尺寸与使用者区块的尺寸的比值。进一步而言，控制器120可针对未使用区块的尺寸与使用者区块的尺寸进行除法运算，并藉以获得比值。接着，步骤S205则依据比值进行快闪存储器110的存储模式的切换动作。详细而言，控制器120可针对所获得的比值以及使用者任意设定的预设值进行比较动作，并依据比较结果来切换快闪存储器110的存储模式。进一步来说明，使用者可以依据自己的需求调整预设值的数值。其中，值得一提的，预设值可以由设计者依据快闪存储器110的实际的使用状况来设置，没有特别的限制。
图3A及图3B说明根据本发明的示范性实施例的快闪存储器的示意图。请同时参看图1、图3A及图3B，快闪存储器110包括使用者区块310与***区块320。使用者区块310中包括已使用区块3101与未使用区块3102。控制器120可将使用者区块310预设为单阶存储模式或多阶存储模式，没有特别的限制。
请参看图3A，在使用者区块310中，在未使用区块3102的尺寸相对大的情况下，控制器120可依据比值以及预设值的比较结果，来判断使用者区块310具有足够的未使用区块3102。控制器120可将未使用区块3102的存储模式设置为单阶存储模式。进一步而言，若控制器120依据比值以及预设值的比较结果，判断出未使用区块3102在使用者区块310中占有足够的比例，控制器120可将未使用区块3102的存储模式转换成单阶存储模式。以提升数据的存储速度与以及可靠度。
以下请参看图3B，在使用者区块310中，在未使用区块3102的尺寸相对小的情况下，控制器120可依据比值以及预设值的比较结果，来判断使用者区块310不具有足够的未使用区块3102。控制器120可将未使用区块3102的存储模式设置为多阶存储模式。进一步而言，若控制器120依据比值以及预设值的比较结果，判断出未使用区块3102在使用者区块310中未占有足够的比例，控制器120可将未使用区块3102的存储模式转换成多阶存储模式，以存储较多尺寸的存储数据。
图4说明本发明的示范性实施例的映射表的示意图。请参看图4，在本发明的实施方式中，快闪存储器存储装置中可另设置映射表400，其中，映射表400包括多个映射信息410～4N0。映射信息410～4N0分别记录快闪存储器中的多个实体地址与多个逻辑地址间的对应关系。映射表400可设置在快闪存储器存储装置中的任意形式的存储媒介中，例如，静态随机存取存储器(Static Random-Access Memory,SRAM)、动态随机存取存储器(DynamicRandom Access Memory,DRAM)和/或快闪存储器中。映射表400可用以接收使用者端(例如电子装置)所产生逻辑地址。映射表400并依据所接收的逻辑地址以产生相对应的快闪存储器的实体地址。为确认对应的实体地址的存储单元对应的存储模式为单阶存储模式或多阶存储模式，映射信息(例如映射信息410)中可设置一标记(例如标记4102)。其中标记4102可代表映射信息410中的实体地址的存储区块对应的存储模式。在本发明实施例中，标记4102可设置于映射信息410中的任一个比特。举例来说明，标记4102可以为第一逻辑值或第二逻辑值，其中，当标记4102可以为第一逻辑值时，表示映射信息410中的实体地址对应的存储模式为单阶存储模式。相对的，当标记3102可以为第二逻辑值时，表示映射信息410中的实体地址对应的存储模式为多阶存储模式。上述的第一逻辑值可以是逻辑电平“0”(或是逻辑电平“1”)，而第二逻辑值可以是逻辑电平“1”(或是逻辑电平“0”)。
在本发明其他实施例中，标记4102也可以具有两个或两个以上的比特，并没有特定的限制。举例来说，标记4102可以为映射信息410中的任两个比特。当标记4102可以为第一逻辑值“0 0”时，表示映射信息410中的实体地址对应的存储模式为单阶存储模式。接着，当标记4102可以为第二逻辑值“0 1”时，表示映射信息410中的实体地址对应的存储模式为每一个存储单元可记录两个比特的数据的多阶存储模式。再者，当标记4102可以为第三逻辑值“10”时，表示映射信息410中的实体地址对应的存储模式为每一个存储单元可记录三个比特的数据的多阶存储模式。以及，当标记4102可以为第四逻辑值“1 1”时，表示映射信息410中的实体地址对应的存储模式为每一个存储单元可记录四个比特的数据的多阶存储模式。
当然，上述的标记4102的逻辑值与存储模式的对应关系仅只是说明用的范例，不用以限缩本发明的范畴。本领域技术人员可依据上述的范例，依据实际需求来定义标记4102的逻辑值与存储模式的对应关系，没有特别的限制。
换言之，控制器可依据逻辑地址所对应的映射信息的标记获得所映射的实体地址的存储模式。进一步而言，当使用者端读取快闪存储器的数据时，使用者端可依据映射表的映射信息的标记判断该以单阶存储模式或多阶存储模式读取数据。
图5说明本发明的示范性实施例的快闪存储器的切换存储模式的方法的流程图。请参看图5，步骤S501中将快闪存储器的未使用区块预设为单阶存储模式或多阶存储模式。接着，步骤S503判断未使用区块的尺寸与使用者区块的尺寸的比值是否大于预设值，若大于预设值，则进入步骤S505中。若小于预设值，则进入步骤S507中。在步骤S505中，控制器将未使用区块设置为单阶存储模式。在步骤S507中，控制器将未使用区块设置为多阶存储模式。
综上所述，本发明提供的快闪存储器存储装置通过监控快闪存储器的使用者区块的总尺寸与未使用区块的尺寸的比例关系，来进行存储模式的切换动作。如此一来，快闪存储器可依据实际的使用状态来存储数据，提升存储空间的使用效率。此外，本发明在小数据量的空间使用时能保持高效的读写，而面对大数据量的存储也保有存储器原有的使用容量。因此，本发明能提高快闪存储器存储装置的使用效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种快闪存储器的写入管理方法，其特征在于，包括：
检测所述快闪存储器的使用者区块的未使用区块的尺寸；
计算所述未使用区块的尺寸与所述使用者区块的尺寸的比值；以及
依据所述比值进行所述快闪存储器的存储模式的切换动作，
其中所述快闪存储器的存储模式包括单阶存储模式与多阶存储模式。
2.根据权利要求1所述的快闪存储器的写入管理方法，其中依据所述比值进行所述快闪存储器的存储模式的切换动作包括：
判断所述比值是否大于预设值，并在当所述比值大于所述预设值时，设定所述快闪存储器的存储模式为所述单阶存储模式；以及
在当所述比值不大于所述预设值时，设定所述快闪存储器的存储模式为所述多阶存储模式。
3.根据权利要求1所述的快闪存储器的写入管理方法，还包括：
预设所述快闪存储器的存储模式为所述单阶存储模式或所述多阶存储模式。
4.根据权利要求1所述的快闪存储器的写入管理方法，还包括：
设置映射表，其中所述映射表包括所述快闪存储器中的多个实体地址与多个逻辑地址间的多个映射信息。
5.根据权利要求4所述的快闪存储器的写入管理方法，还包括：
在各所述映射信息中设定标记，其中，所述标记为代表各所述映射信息对应的各实体地址的存储模式。
6.一种快闪存储器存储装置，其特征在于，包括：
快闪存储器，具有使用者区块以及***区块；以及
控制器，耦接至所述快闪存储器，所述控制器用以：
检测所述快闪存储器的使用者区块的未使用区块的尺寸；
计算所述未使用区块的尺寸与所述使用者区块的尺寸的比值；以及
依据所述比值进行所述快闪存储器的存储模式的切换动作，
其中所述快闪存储器的存储模式包括单阶存储模式与多阶存储模式。
7.根据权利要求6所述的快闪存储器存储装置，其中所述控制器用以：
判断所述比值是否大于预设值，并在当所述比值大于所述预设值时，设定所述快闪存储器的存储模式为所述单阶存储模式；以及
在当所述比值不大于所述预设值时，设定所述快闪存储器的存储模式为所述多阶存储模式。
8.根据权利要求6所述的快闪存储器存储装置，其中所述控制器预设所述快闪存储器的存储模式为所述单阶存储模式或所述多阶存储模式。
9.根据权利要求6所述的快闪存储器存储装置，其中所述控制器设置映射表，所述映射表包括所述快闪存储器中的多个实体地址与多个逻辑地址间的多个映射信息。
10.根据权利要求9所述的快闪存储器存储装置，其中所述控制器于各所述映射信息中设定标记，所述标记为代表各所述映射信息对应的各实体地址的存储模式。
CN201810472910.8A 2018-02-13 2018-05-17 快闪存储器存储装置与写入管理方法 Pending CN110162267A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107105304A TWI687809B (zh) 2018-02-13 2018-02-13 快閃記憶體儲存裝置與寫入管理方法
TW107105304 2018-02-13

Publications (1)

Publication Number Publication Date
CN110162267A true CN110162267A (zh) 2019-08-23

Family

ID=67644922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810472910.8A Pending CN110162267A (zh) 2018-02-13 2018-05-17 快闪存储器存储装置与写入管理方法

Country Status (2)

Country Link
CN (1) CN110162267A (zh)
TW (1) TWI687809B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271432A (zh) * 2007-03-19 2008-09-24 亮发科技股份有限公司 快闪记忆装置及其控制方法
US20100122016A1 (en) * 2008-11-12 2010-05-13 Micron Technology Dynamic slc/mlc blocks allocations for non-volatile memory
US20100205352A1 (en) * 2009-02-10 2010-08-12 Phison Electronics Corp. Multilevel cell nand flash memory storage system, and controller and access method thereof
US20110191525A1 (en) * 2010-02-04 2011-08-04 Phison Electronics Corp. Flash memory storage device, controller thereof, and data programming method thereof
US20120079167A1 (en) * 2010-09-24 2012-03-29 Kabushiki Kaisha Toshiba Memory system
US20120240012A1 (en) * 2010-07-07 2012-09-20 Stec, Inc. Apparatus and method for multi-mode operation of a flash memory device
US20130124787A1 (en) * 2011-09-09 2013-05-16 Ocz Technology Group Inc. Nand flash-based storage device and methods of using
US20140059277A1 (en) * 2011-01-13 2014-02-27 Indilinx Co., Ltd. Storage for adaptively determining a processing technique with respect to a host request based on partition data and operating method for the storage device
WO2018002999A1 (ja) * 2016-06-28 2018-01-04 株式会社日立製作所 記憶デバイス及びストレージ装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI471862B (zh) * 2011-08-19 2015-02-01 Silicon Motion Inc 快閃記憶體控制器
US9588883B2 (en) * 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271432A (zh) * 2007-03-19 2008-09-24 亮发科技股份有限公司 快闪记忆装置及其控制方法
US20100122016A1 (en) * 2008-11-12 2010-05-13 Micron Technology Dynamic slc/mlc blocks allocations for non-volatile memory
US20100205352A1 (en) * 2009-02-10 2010-08-12 Phison Electronics Corp. Multilevel cell nand flash memory storage system, and controller and access method thereof
US20110191525A1 (en) * 2010-02-04 2011-08-04 Phison Electronics Corp. Flash memory storage device, controller thereof, and data programming method thereof
US20120240012A1 (en) * 2010-07-07 2012-09-20 Stec, Inc. Apparatus and method for multi-mode operation of a flash memory device
US20120079167A1 (en) * 2010-09-24 2012-03-29 Kabushiki Kaisha Toshiba Memory system
US20140059277A1 (en) * 2011-01-13 2014-02-27 Indilinx Co., Ltd. Storage for adaptively determining a processing technique with respect to a host request based on partition data and operating method for the storage device
US20130124787A1 (en) * 2011-09-09 2013-05-16 Ocz Technology Group Inc. Nand flash-based storage device and methods of using
WO2018002999A1 (ja) * 2016-06-28 2018-01-04 株式会社日立製作所 記憶デバイス及びストレージ装置

Also Published As

Publication number Publication date
TW201935245A (zh) 2019-09-01
TWI687809B (zh) 2020-03-11

Similar Documents

Publication Publication Date Title
CN103077121B (zh) 一种闪存存储设备中数据管理的方法及装置
US10133506B2 (en) Systems and methods for managing non-volatile memory based on temperature
CN104077235A (zh) 分割物理块的方法及存储器***
CN105808455B (zh) 访问内存的方法、存储级内存及计算机***
CN105183379A (zh) 一种混合内存的数据备份***及方法
CN110377224A (zh) 具有主机启动缓存区刷新的大容量存储设备
CN106354658B (zh) 一种降低混合映射算法中映射表内存资源占用的方法
CN104346292A (zh) 用来管理一记忆装置的方法、记忆装置与控制器
CN104317739A (zh) 一种混合内存页面调度方法及装置
CN102214143A (zh) 一种多层单元闪存的管理方法、装置及存储设备
CN104011689A (zh) 非易失性存储器损耗管理
CN107066068A (zh) 存储装置及存储装置内低功耗存储器存取方法
CN109473138A (zh) 存储装置及其刷新方法
Quan et al. Prediction table based management policy for STT-RAM and SRAM hybrid cache
CN109597773A (zh) 一种ssd及其数据掉电保护方法、***、装置
CN109976673A (zh) 一种数据写入方法和装置
CN102681792B (zh) 一种固态盘内存分区方法
CN103885724A (zh) 基于相变存储器的存储***结构及其损耗均衡算法
CN105205015B (zh) 一种数据存储方法及存储设备
CN107544912A (zh) 一种日志记录方法、加载方法及其装置
CN114036079A (zh) 映射表压缩方法、***、存储器控制器、固态硬盘及数据读取方法
CN111143313B (zh) 一种提高混合映射算法的日志块读写性能的方法
CN103164344B (zh) 一种闪存存储设备中数据管理的方法及装置
CN106326135B (zh) 一种平移非易失性存储器nvm的数据的方法及装置
CN110162267A (zh) 快闪存储器存储装置与写入管理方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190823