CN110140211A - 三维存储器件及其制作方法 - Google Patents

Abstract

公开了3D存储器件和制造方法。该方法可以包括：在衬底上形成交替电介质堆叠(S101)；形成穿透绝缘连接层和交替电介质堆叠的沟道孔(S102)；在沟道孔的底部形成外延层(S103)；形成覆盖沟道孔的侧壁和外延层的顶表面的功能层(S104)；形成覆盖功能层的保护层(S105)；去除在沟道孔的底部上的部分的功能层和保护层以形成暴露外延层的凹槽(S106)；横向扩展凹槽以暴露外延层的更大的表面(S107)；去除保护层(S108)；形成沟道结构以覆盖功能层以及外延层的暴露表面(S109)；将交替电介质堆叠转换为交替导体/电介质堆叠(S110)。

Description

三维存储器件及其制作方法

相关申请的交叉引用

本申请要求享有于2017年11月9日提交的中国专利申请第201711098604.4号的优先权，其全部内容通过引用的方式并入本文中。

技术领域

一般而言，本公开内容涉及半导体技术领域，尤其涉及一种三维(3D)存储器件及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造方法，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。

随着半导体技术的进步，3D存储器件(诸如3D NAND存储器件)不断缩放更多氧化物/氮化物(ON)层。因此，沟道孔的蚀刻工艺变得越来越具有跳战性。

发明内容

本公开揭露了用于形成三维(3D)存储器件的方法的实施例。

本公开揭露的是一种用于形成三维(3D)存储器件的方法。该方法包括：在衬底上形成交替电介质堆叠；形成穿透交替电介质堆叠的沟道孔，以暴露衬底的表面；在沟道孔的底部形成外延层；形成覆盖沟道孔的侧壁和外延层的顶表面的功能层；形成覆盖功能层的保护层；去除部分的功能层和保护层以形成开口以暴露外延层的表面；横向扩展开口以增加沟道孔的底部处的外延层的暴露面积；以及在沟道孔的侧壁上形成沟道结构，以及沟道结构通过经扩展的开口与外延层电接触。

在一些实施例中，形成交替电介质堆叠包括：形成在垂直方向上堆叠的至少32个电介质层对，其中每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，形成交替电介质堆叠包括：形成在垂直方向上堆叠的至少32个电介质层对，其中每个电介质层对包括氧化硅层和氮化硅层。

在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层，以在操作期间阻挡电荷的流出；在阻挡层的表面上形成存储层以在操作期间存储电荷；以及在存储层的表面上形成隧穿层，以在操作期间隧穿电荷。

在一些实施例中，形成保护层包括：形成覆盖功能层的第一沟道层；以及形成覆盖第一沟道结构的掩模层。

在一些实施例中，去除部分的功能层和保护层以形成开口包括：进行冲孔蚀刻以去除在外延层的顶表面上横向延伸的部分的功能层和保护层。在一些实施例中，进行冲孔蚀刻包括：移除外延层的一部分以形成凹槽。

在一些实施例中，横向扩展开口包括：进行湿蚀刻以进一步去除在外延层的顶表面上横向延伸的部分的功能层，使得经扩展的开口的第一直径大于外延层中凹槽的第二直径。

在一些实施例中，横向扩展开口还包括：在湿蚀刻期间去除掩模层，但保留第一沟道层。

在一些实施例中，该方法还包括：在形成沟道结构之前，去除保护层。

在一些实施例中，形成沟道结构包括：在第一沟道层上形成第二沟道层并填充经扩展的开口和凹槽，其中沟道结构包括：第一沟道层和第二沟道层。

在一些实施例中，该方法还包括：用导体层置换交替电介质堆叠中的第二电介质层。

本公开内容的另一方面提供了一种三维(3D)存储器件，包括：衬底上的交替导体/电介质堆叠；贯穿交替电介质堆叠的沟道孔；沟道孔底部的外延层并与衬底接触；覆盖沟道孔侧壁的功能层；以及覆盖功能层的沟道结构，并且通过外延层的顶表面以及外延层中的凹槽的侧壁和底表面来与外延层电接触。

在一些实施例中，所述交替导体/电介质堆叠包括：沿垂直方向堆叠的至少32个导体/电介质层对，其中每个导体/电介质层对包括导体层和电介质层。在一些实施例中，所述交替导体/电介质堆叠包括：沿垂直方向堆叠的至少32个导体/电介质层对，其中每个导体/电介质层对包括钨层和氧化硅层。

在一些实施例中，所述功能层包括：位于沟道孔的侧壁上、被配置为阻挡电荷的流出的阻挡层；位于阻挡层的表面上、被配置为在3D存储器件的操作期间存储电荷的存储层；以及位于存储层的表面上、被配置为隧穿电荷的隧穿层。

在一些实施例中，所述沟道结构包括：第一沟道层，其覆盖功能层；以及第二沟道层，其覆盖第一沟道结构并与外延层电接触。在一些实施例中，第一沟道层的材料是不同于第二沟道层的材料的。

透过本公开内容的详细说明、申请专利范围和附图，本领域技术人员可以理解本公开内容的其它方面。

附图说明

所附图式已并入本文中并构成说明书的一部分，其例示出了本公开内容所揭露的实施例，并且与详细说明一起进一步用于解释本公开内容所揭露的原理，足以使相关领域的技术人员能够制作及使用本公开内容所揭露的内容。

图1示出了根据本公开内容的一些实施例用于形成3D存储的示例性方法的流程图；以及

图2A-2I示出了在图1所示方法的某些制造阶段的示例性3D存储器件的横截面视图。

以下，将参考附图描述本公开内容的实施例。

具体实施方式

尽管对具体配置和布置进行了论述，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开内容的精神和范围。对相关领域的技术人员将显而易见的是，本公开内容还可以用于多种其它应用。

要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例“、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。

通常，可以至少部分地从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一(a)”、“一个(an)”或“所述”的术语可以被理解为传达单数使用或传达复数使用。

应当容易理解，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个元件或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在器件使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。设置于衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触、互联线及/或通孔)和一个或多个电介质层。

如本文使用的，术语“名义/名义上”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“约”指可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

如本文使用的，术语“3D存储器件”是指在横向取向的衬底上具有存储单元晶体管的垂直取向的串(在本文中称为“存储串”，诸如NAND串)的半导体器件，以使得存储串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直”意味着名义上垂直于衬底的横向表面。

应注意，在一些现有工艺流程中，当在每个沟道孔中形成沟道结构以形成垂直取向的存储单元晶体管串时，沟道孔底部的部分的功能层和保护层(例如，硅/氧化物/氮化物/氧化物(SONO)堆叠)通过使用干蚀刻工艺(该工艺被称为“冲孔蚀刻”)去除，以进行电连接。然而，由于SONO堆叠的厚度和沟道孔的小临界尺寸，冲孔蚀刻形成小窗口(例如，“冲孔窗口”)并且易受蚀刻问题的影响。由于在冲孔蚀刻之后的小开口，沟道结构与沟道孔下方的外延层之间的接触面积受到限制并且可能导致高接触电阻。

因此，根据本公开内容的各种实施例提供了3D存储器件及其制造方法，以扩大蚀刻窗口并减少冲孔蚀刻问题，并改善沟道结构与外延层之间的电接触。在一些实施例中，在所公开的方法中，在冲孔蚀刻之后，增加额外的湿蚀刻以打开小冲孔窗口。湿蚀刻工艺能够蚀刻SiOx/SiON/SiNx并且对硅具有选择性，使得沟道结构和外延层将不会被蚀刻(即，它们都受到保护)。可以控制湿蚀刻工艺以横向扩展冲孔开口，以扩大沟道结构和外延层之间的接触窗口。如此，所公开的方法可以确保沟道结构和外延层之间的接触面积增大，以改善电连接。此外，通过用湿蚀刻化学物质打开小冲孔窗口可以减轻冲孔不足问题。

参照图1，其示出了根据本公开内容的一些实施例的用于形成3D存储器件的示例性方法的流程图。图2A-2I示出了在图1所示方法的某些制造阶段的示例性3D存储器件的横截面视图。

如图1所示，该方法可以从操作S101开始，其中可以在衬底的表面上形成交替电介质堆叠和绝缘连接层。在一些实施例中，衬底可以是具有任何合适结构的任何合适的半导体衬底，诸如单晶单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。在一些实施例中，可以通过使用任何合适的注入和/或扩散工艺在衬底上形成掺杂区(图中未示出)。

如图2A所示，包括多个电介质层对的交替电介质堆叠120可以形成在衬底100上。交替电介质堆叠120可以包括第一电介质层102(例如，氧化硅)和与第一电介质层不同的第二电介质层104(例如，氮化硅)的交替堆叠。在一些实施例中，第二电介质层104将在后续工艺中被导电层取代，因此它们也称为牺牲层。

多个第一电介质层102和第二电介质层104在与衬底100的表面平行的横向方向上延伸。在一些实施例中，交替电介质堆叠120中存在比由不同材料和不同厚度制成的电介质层对更多的层。交替电介质堆叠120可以通过一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)形成。

在一些实施例中，交替电介质堆叠120可包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层102和氮化硅层104。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠”。即，在交替电介质堆叠120中，多个氧化物层102(如点状区域所示)和多个氮化物层104(如网格区域所示)在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠的顶层和底层之外，每个其它氧化物层102可以被两个相邻的氮化物层104夹在中间，并且每个氮化物层104可以被两个相邻的氧化物层102夹在中间。

氧化物层可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在约5nm至约150nm的范围内。类似地，氮化物层可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在约5nm至约200nm的范围内。在一些实施例中，与中间氧化物层的厚度相比，顶部氧化物层和/或底部氧化物层可具有更大的厚度。

应注意，在本公开内容中，氧化物层102和/或氮化物层104可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，氮化物层可以是氮化硅层。

交替电介质堆叠120可以包括任何合适层数的氧化物层102和氮化物层104。在一些实施例中，交替电介质堆叠120中的氧化物层102和氮化物层104的总层数等于或大于64。也就是说，氧化物/氮化物层对的数目可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠包括比氧化物/氮化物层对更多的具有不同材料和/或厚度的氧化物层或更多的具有不同材料和/或厚度的氮化物层。

绝缘连接层130可以形成在交替电介质堆叠120上。在一些实施例中，绝缘连接层130可以由任何合适的绝缘材料和/或电介质材料制成，诸如氧化硅。需注意的是，绝缘连接层130的材料可以与交替电介质堆叠120中的氮化物层的材料不同。绝缘连接层130可以形成在交替电介质堆叠120的顶表面上。在一些实施例中，绝缘连接层130的厚度可以在约50nm至约150nm的范围内。

在一些实施例中，交替电介质堆叠120和绝缘连接层130可以通过使用一个或多个沉积工艺形成。需注意的是，本公开内容中使用的术语“沉积工艺”可以指任何合适的沉积工艺，包括但不限于，化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何合适的组合。

回头参考图1，该方法可以进行到操作S102，其中可以形成多个沟道孔140。如图2B所示，每个沟道孔140可以完全贯穿交替电介质堆叠120和绝缘连接层130，并且可以延伸到衬底100的表面中以形成第一凹槽150。在一些实施例中，通过光阻图案化和蚀刻交替电介质堆叠120和绝缘连接层130，以及随后的灰化工艺和清洁工艺可以形成多个沟道孔140。形成多个沟道孔140的蚀刻工艺可以是湿蚀刻、干蚀刻或其组合。灰化工艺可以是电浆灰化，并且清洁工艺可以是湿式清洁，这对于本领域普通技术人员来说是显而易见的。

回头参考图1，该方法可以进行到操作S103，其中可以在每个沟道孔140中的第一凹槽150中形成外延层160，如图2C所示。在一些实施例中，外延层160可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。例如，可以执行SEG预清洁工艺以清洁多个沟道孔140。可以执行随后的沉积工艺以在每个沟道孔140中的第一凹槽150中形成多晶硅层。在一些实施例中，可以在多晶硅层上执行任何合适的掺杂工艺(诸如离子金属电浆(ion metalplasma，IMP)工艺)以形成外延层160。在一些实施例中，外延层160不能直接形成在衬底100的表面上。可以在外延层160和衬底100之间形成一层或多层。也就是说，外延层160覆在衬底100上方。

回头参考图1，该方法可以进行到操作S104，其中可以形成功能层以覆盖每个沟道孔140中的侧壁和每个沟道孔140中的外延层160的顶表面。如图2D所示，功能层可以包括阻挡层171、存储层173和隧穿层175。功能层也可以覆盖绝缘连接层130的顶表面。在一些实施例中，功能层也可以被称为电荷补陷层。

阻挡层171可以形成在每个沟道孔140的侧壁上和每个沟道孔140中的外延层6的顶表面上。阻挡层171可以用于阻挡电荷的流出。在一些实施例中，阻挡层171可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层171包括高电介质常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层171是通过使用沉积工艺形成的氧化物层。在一些实施例中，阻挡层171的厚度可以在约4nm至约15nm的范围内。

存储层173可以形成在阻挡层171的表面上。存储层173可以用于存储电荷。存储层173中的电荷的存储或移除可以影响半导体沟道的开/关状态和/或电导。存储层173可包括多晶硅或氮化硅。存储层173可包括一个或多个材料膜，包括但不限于，氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。在一些实施例中，存储层173可包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层173的厚度可以在约3nm至约15nm的范围内。

隧穿层175可以形成在存储层174的表面上。隧穿层175可以用于产生电荷(电子或空穴)。隧穿层175可以包括电介质材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层175可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层175的厚度可以在约5nm至约15nm的范围内。

回头参考图1，该方法可以进行到操作S105，其中可以形成保护层以覆盖功能层。如图2D所示，保护层可以包括覆盖功能层的第一沟道层180和覆盖第一沟道层180的掩模层182。在一些实施例中，第一沟道层180可以包括非晶硅、多晶硅和/或单晶硅。第一沟道层180可以通过使用薄膜沉积工艺(诸如ALD、CVD、PVD或任何其它合适的工艺)形成。在一些实施例中，第一沟道层180的厚度可以在约5nm至约20nm的范围内。

在一些实施例中，可以形成掩模层182以覆盖第一沟道层180，以保护第一沟道层180免于在随后的移除工艺中被损坏。在一些实施例中，掩模层182可以是通过使用薄膜沉积工艺(诸如ALD、CVD、PVD或任何其它合适的工艺)形成的氧化硅层。在一些实施例中，掩模层182的厚度可以在约5nm至约20nm的范围内。

回头参考图1，该方法可以进行到操作S106，其中可以去除每个沟道孔140的底部上的功能层和保护层的部分，以形成暴露或延伸到外延层160中的第二凹槽190。在一些实施例中，如图2E所示，位于外延层160的顶表面上和每个沟道孔140的底部的功能层和保护层的部分可以通过任何合适的蚀刻工艺去除。如此，所形成的第二凹槽190可以延伸到每个沟道孔140中的外延层160中。所形成的功能层的轴向截面可以是两个相对的L形。

在一些实施例中，蚀刻工艺可包括干蚀刻(例如，冲孔蚀刻)和/或湿蚀刻。在一些实施例中，在相同的蚀刻工艺中，还可以去除3D存储器件的顶部中的功能层、保护层和绝缘连接层130的部分。可以执行随后的化学机械抛光(CMP)工艺以平坦化绝缘连接层130的顶表面，如图2E所示。在一些实施例中，在相同的蚀刻工艺中，也可以部分地去除掩模层182的暴露部分。

回头参考图1，该方法可以进行到操作S107，其中第二凹槽190可以横向扩展以暴露外延层160的较大表面。在一些实施例中，如图2F所示，可以通过任何合适的湿蚀刻工艺去除保护层下方的功能层的部分，使得第二凹槽190可以横向扩展成暴露出外延层160的较大顶表面的开口195。所形成的开口195可以确保外延层160和在后续工艺中形成的沟道结构之间有增大的接触窗口。

在一些实施例中，湿蚀刻工艺能够蚀刻功能层(例如，SiOx/SiON/SiNx)并且对硅具有选择性，使得第一沟道层180和外延层160都可以被保护。可以控制湿蚀刻工艺以横向扩展第二凹槽190，以形成暴露外延层160的较大顶表面的开口195。如图2F所示，开口195的横向直径大于外延层160中的第二凹槽190的直径，并且大于在其侧壁上包括功能层和保护层的沟道孔140的孔径。剩余功能层的轴向截面可以是两个相对的I形。

在一些实施例中，可以在相同的湿蚀刻工艺中部分或完全去除掩模层182。掩模层182可以保护第一沟道层180免于在湿蚀刻工艺中被损坏。此外，可以在相同的湿蚀刻工艺中去除3D存储器件的顶部中的功能层和绝缘连接层130的部分，如图2F所示。

回头参考图1，该方法可以进行到操作S108，其中可以完全或部分地去除保护层。在一些实施例中，去除保护层的工艺可包括研磨、干蚀刻、湿蚀刻或化学机械抛光，或其组合。如此，可以完全去除剩余的掩模层182。

在一些实施例中，如图2G所示，可以完全去除第一沟道层180。在一些其它实施例中，可以部分地去除第一沟道层180。例如，可以去除第一沟道层180的下部以促进随后的沉积工艺。第一沟道层180的剩余部分可以用作在后续工艺中形成的沟道结构的一部分。在一些其它实施例中，如果在操作S107中已经完全去除了掩模层182，则可以省略操作S108以简化工艺步骤。

回头参考图1，该方法可以进行到操作S109，其中形成沟道结构200以覆盖每个沟道孔140中的功能层和外延层160的暴露表面。如图2H所示，所形成的沟道结构200可以覆盖外延层160和沟道孔140的侧壁上的功能层。沟道结构200可以电连接到外延层160。

在一些实施例中，如果在操作S108中完全去除第一沟道层180，则沟道结构可以是通过任何合适的薄膜沉积工艺(包括但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)或其组合)形成的覆盖功能层和外延层160的暴露表面的半导体层。在一些其它实施例中，如果在操作S108中未完全移除第一沟道层180。并且沟道结构可以包括第一沟道层180和形成为覆盖第一沟道层180和外延层160的暴露表面的第二沟道层。在一些实施例中，第一沟道层180和第二沟道层可以具有相同的半导体材料或不同的半导体材料。

沟道结构200通过开口195和第二凹槽190电连接到外延层160，因此与外延层160之间具有扩大的接触面积。因此，可以显著减小相应的接触电阻，并且可以实现沟道结构200和外延层160之间良好的电连接。

回头参考图1，该方法可以进行到操作S110，其中可以执行栅极置换工艺(也称为“字符线置换”工艺)以导体层204(例如，W或其它金属)置换交替电介质堆叠120的第二电介质层104(例如，氮化硅)。如图2I所示，在栅极置换工艺之后，交替电介质堆叠120可以转变为交替导体/电介质堆叠220。

用导体层204置换第二电介质层104可以通过湿蚀刻对第一电介质层(例如，氧化硅)有选择性的第二电介质层104(例如，氮化硅)并用导体材料(例如，W)填充结构来执行。导体层204可以通过PVD、CVD、ALD、任何其它合适的工艺，或其任何组合形成。导体层204可包括导电材料，包括但不限于，W、Co、Cu、Al、多晶硅、硅化物或其任何组合。

于是，在此公开了3D存储器件及其制造方法。通过在冲孔蚀刻之后增加湿蚀刻，可以横向扩展小冲孔窗口以暴露外延层的更多表面。如此，可以确保沟道结构和外延层之间有增大的接触面积，以改善电连接。此外，通过用湿蚀刻化学物质打开小冲孔窗口可以减轻冲孔不足问题。

本公开内容的一方面公开了一种用于形成三维(3D)存储器件的方法。该方法包括：在衬底上形成交替电介质堆叠；形成穿透交替电介质堆叠的沟道孔，以暴露衬底的表面；在沟道孔的底部形成外延层；形成覆盖沟道孔的侧壁和外延层的顶表面的功能层；形成覆盖功能层的保护层；去除部分的功能层和保护层以形成开口以暴露外延层的表面；横向扩展开口以增加沟道孔底部的外延层的暴露面积；以及在沟道孔的侧壁上形成沟道结构，并沟道结构通过经扩展的开口与外延层电接触。

在一些实施例中，形成交替电介质堆叠包括：形成在垂直方向上堆叠的至少32个电介质层对，其中每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，所述形成交替电介质堆叠包括：形成在垂直方向上堆叠的至少32个电介质层对，其中每个电介质层对包括氧化硅层和氮化硅层。

在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层，以在操作期间阻挡电荷的流出；在阻挡层的表面上形成存储层以在操作期间存储电荷；以及在存储层的表面上形成隧穿层，以在操作期间隧穿电荷。

在一些实施例中，形成保护层包括：形成覆盖功能层的第一沟道层；以及形成覆盖第一沟道结构的掩模层。

在一些实施例中，去除部分的功能层和保护层以形成开口包括：进行冲孔蚀刻以去除在外延层的顶表面上横向延伸的部分的功能层和保护层。在一些实施例中，进行冲孔蚀刻包括：移除外延层的一部分以形成凹槽。

在一些实施例中，横向扩展开口包括：进行湿蚀刻以进一步去除在外延层的顶表面上横向延伸的部分的功能层，使得经扩展的开口的第一直径大于外延层中凹槽的第二直径。

在一些实施例中，横向扩展开口还包括：在湿蚀刻期间去除掩模层，但保留第一沟道层。

在一些实施例中，该方法还包括：在形成沟道结构之前，去除保护层。

在一些实施例中，形成沟道结构包括：在第一沟道层上形成第二沟道层并填充经扩展的开口和凹槽，其中沟道结构包括第一沟道层和第二沟道层。

在一些实施例中，该方法还包括：用导体层置换交替电介质堆叠中的第二电介质层。

本公开内容的另一方面提供了一种三维(3D)存储器件，包括：衬底上的交替导体/电介质堆叠；贯穿交替电介质堆叠的沟道孔；沟道孔底部的外延层并与衬底接触；覆盖沟道孔侧壁的功能层；以及覆盖功能层的沟道结构，并且通过外延层的顶表面以及外延层中的凹槽的侧壁和底表面来与外延层电接触。

在一些实施例中，所述交替导体/电介质堆叠包括：沿垂直方向堆叠的至少32个导体/电介质层对，其中每个导体/电介质层对包括导体层和电介质层。在一些实施例中，所述交替导体/电介质堆叠包括：沿垂直方向堆叠的至少32个导体/电介质层对，其中每个导体/电介质层对包括钨层和氧化硅层。

在一些实施例中，所述功能层包括：位于沟道孔的侧壁上、被配置为阻挡电荷的流出的阻挡层；位于阻挡层的表面上、被配置为在3D存储器件的操作期间存储电荷的存储层；以及位于存储层的表面上、被配置为隧穿电荷的隧穿层。

在一些实施例中，所述沟道结构包括：第一沟道层，其覆盖功能层；以及第二沟道层，其覆盖第一沟道结构并与外延层电接触。在一些实施例中，第一沟道层的材料是不同于第二沟道层的材料的。

对特定实施例的上述说明将完全地展现本公开内容的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开内容的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等效物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

上文已经借助于功能构建块描述了本公开内容的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。

发明内容和摘要部分可以阐述发明人所设想的本公开内容的一个或复数个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开内容和所附权利要求。

本公开内容的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等效物来进行限定。

Claims (18)

1.一种用于形成三维(3D)存储器件的方法，包括：

在衬底上形成交替电介质堆叠；

形成穿透所述交替电介质堆叠的沟道孔，以暴露所述衬底的表面；

在所述沟道孔的底部形成外延层；

形成覆盖所述沟道孔的侧壁和所述外延层的顶表面的功能层；

形成覆盖所述功能层的保护层；

去除部分的所述功能层和所述保护层以形成开口以暴露所述外延层的表面；

横向扩展所述开口以增加所述沟道孔的所述底部处的所述外延层的暴露面积；以及

在所述沟道孔的所述侧壁上形成沟道结构，以及所述沟道结构通过所述经扩展的开口与所述外延层电接触。

2.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠包括：

形成在垂直方向上堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。

3.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠包括：

形成在垂直方向上堆叠的至少32个电介质层对，其中，每个电介质层对包括氧化硅层和氮化硅层。

4.根据权利要求1所述的方法，其中，形成所述功能层包括：

在所述沟道孔的所述侧壁上形成阻挡层，以在操作期间阻挡电荷的流出；

在所述阻挡层的表面上形成存储层，以在操作期间存储电荷；以及

在所述存储层的表面上形成隧穿层，以在操作期间隧穿电荷。

5.根据权利要求1所述的方法，其中，形成所述保护层包括：

形成覆盖所述功能层的第一沟道层；以及

形成覆盖所述第一沟道结构的掩模层。

6.根据权利要求5所述的方法，其中，去除所述部分的所述功能层和所述保护层以形成所述开口包括：

进行冲孔蚀刻以去除在所述外延层的顶表面上横向延伸的所述部分的所述功能层和所述保护层。

7.根据权利要求6所述的方法，其中，进行所述冲孔蚀刻包括：

移除所述外延层的一部分以形成凹槽。

8.根据权利要求7所述的方法，其中，横向扩展所述开口包括：

进行湿蚀刻以进一步去除在所述外延层的顶表面上横向延伸的部分的所述功能层，使得所述经扩展的开口的第一直径大于所述外延层中所述凹槽的第二直径。

9.根据权利要求8所述的方法，其中，横向扩展所述开口还包括：

在所述湿蚀刻期间去除所述掩模层，但保留所述第一沟道层。

10.根据权利要求1所述的方法，还包括：

在形成所述沟道结构之前，去除所述保护层。

11.根据权利要求9所述的方法，其中，形成所述沟道结构包括：

在所述第一沟道层上形成第二沟道层并填充所述经扩展的开口和所述凹槽，其中，所述沟道结构包括所述第一沟道层和所述第二沟道层。

12.根据权利要求2所述的方法，还包括：

用导体层置换所述交替电介质堆叠中的所述第二电介质层。

13.一种三维(3D)存储器件，包括：

交替导体/电介质堆叠，其位于衬底上；

沟道孔，其贯穿所述交替电介质堆叠；

外延层，其位于所述沟道孔底部，并与所述衬底接触；

功能层，其覆盖所述沟道孔的侧壁；以及

沟道结构，其覆盖所述功能层，并且通过所述外延层的顶表面以及所述外延层中的凹槽的侧壁和底表面来与所述外延层电接触。

14.根据权利要求13所述的器件，其中，所述交替导体/电介质堆叠包括：

沿垂直方向堆叠的至少32个导体/电介质层对，其中，每个导体/电介质层对包括导体层和电介质层。

15.根据权利要求13所述的器件，其中，所述交替导体/电介质堆叠包括：

沿垂直方向堆叠的至少32个导体/电介质层对，其中，每个导体/电介质层对包括钨层和氧化硅层。

16.根据权利要求13所述的器件，其中，所述功能层包括：

位于所述沟道孔的所述侧壁上、被配置为阻挡电荷的流出的阻挡层；

位于所述阻挡层的表面上、被配置为在所述3D存储器件的操作期间存储电荷的存储层；以及

位于所述存储层的表面上、被配置为隧穿电荷的隧穿层。

17.根据权利要求13所述的器件，其中，所述沟道结构包括：

第一沟道层，其覆盖所述功能层；以及

第二沟道层，其覆盖所述第一沟道结构并与所述外延层电接触。

18.根据权利要求17所述的器件，其中：

所述第一沟道层的材料是不同于所述第二沟道层的材料的。