CN107871744B - 一种nand串结构及其制备方法 - Google Patents

Abstract

本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，以及形成在介质层内的半导体通道层；在通道孔的第一端，半导体通道层穿过介质层的开口与第一结构接触，介质层的开口在对初始介质层进行打孔刻蚀时形成，并在所述打孔刻蚀后的再次刻蚀工艺中被展宽；初始介质层覆盖所述通道孔的第一端。本发明能有效提升半导体通道层与硅外延层的接触面积，进而能显著降低半导体通道与硅外延层的接触电阻，实现良好的电性连接。

Description

一种NAND串结构及其制备方法

技术领域

本发明涉及一种NAND串结构及其制备方法，属于3D NAND存储器制造技术领域。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

在NAND串的制备工艺中，存在以下问题：1、在对通道孔内叠层进行打孔刻蚀时，由于通道孔内叠层具有一定厚度且通道孔内的关键尺寸较小，打孔刻蚀的刻蚀窗口较小，容易产生刻蚀不完全的问题；2、由于打孔刻蚀后在通道孔内形成的开口较小，随后形成的半导体通道通过所述开口与其他结构形成接触时的接触面积也较小，致使对应的接触电阻很高，难以实现有效的电性连接。

因此，如何有效降低NAND串半导体通道与其他结构的接触电阻，是目前亟待解决的问题。

发明内容

本发明提供了一种NAND串结构及其制备方法，通过增大打孔刻蚀窗口以克服打孔刻蚀中存在的刻蚀不完全问题，并通过增大半导体通道层与其他结构形成接触时的接触面积，以降低对应的接触电阻，进而提高半导体通道层与其他结构的电性连接性能。

按照本发明的一个方面，提供了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在所述通道孔内的介质层，以及形成在所述介质层内的半导体通道层；在所述通道孔的第一端，所述半导体通道层穿过所述介质层的开口，用于与第一结构接触，所述介质层的开口在对初始介质层进行打孔刻蚀时形成，并在所述打孔刻蚀后的再次刻蚀工艺中被展宽，所述展宽是指增大介质层的开口的孔径；所述初始介质层覆盖所述通道孔的第一端,所述介质层由所述初始介质层形成。

优选地，所述第一结构为硅外延层。

优选地，所述硅外延层上存在凹陷，所述半导体通道层与所述凹陷内壁及所述凹陷***的所述硅外延层表面接触。

优选地，等级层堆栈形成在硅基板上，所述硅外延层从所述硅基板的掺杂区上外延生长得到。

优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

按照本发明的另一个方面，提供了一种NAND存储器，包括上述NAND串结构。

优选地，所述NAND存储器还包括与所述NAND串结构的半导体通道层接触的第一结构，所述第一结构为硅外延层，或者所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

按照本发明的又一个方面，提供了一种NAND串的制备方法，包括如下步骤：

形成垂直贯穿等级层堆栈的通道孔；

在通道孔内形成介质层和覆盖介质层的保护层，介质层和保护层覆盖通道孔的第一端；

去除通道孔的第一端的部分介质层和保护层，在通道孔的第一端形成开口；

去除通道孔的第一端的部分介质层，使介质层的开口被展宽，所述展宽是指增大介质层的开口的孔径；

去除保护层，形成半导体通道层；所述半导体通道层穿过被展宽后的介质层的开口与第一结构接触。

优选地，将所述去除保护层形成半导体通道层的步骤替换为：不去除保护层，直接形成半导体通道层，使保护层构成所述半导体通道层的一部分。

优选地，构成所述半导体通道层的保护层由单晶硅、多晶硅或非晶硅制成。

优选地，利用选择性刻蚀工艺，去除通道孔的第一端的部分介质层，使介质层的开口被展宽，同时使得通道孔侧壁的介质层在保护层的保护下不受损害。

优选地，所述第一结构为硅外延层。

优选地，等级层堆栈形成在硅基板上，所述硅外延层从所述硅基板的掺杂区上外延生长得到。

优选地，所述去除通道孔的第一端的部分介质层和保护层，在通道孔的第一端形成开口后，露出硅外延层，并在硅外延层上形成凹陷；所述半导体通道层与所述凹陷内壁及所述凹陷***的所述硅外延层表面接触。

优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

与现有技术相比，本发明具有以下有益效果：

在打孔刻蚀后，增加一道选择性刻蚀工序，去除通道孔一端的部分介质层，使通道孔一端因打孔刻蚀形成的介质层开口被展宽，因而能有效提升后续形成的半导体通道层与其他结构形成接触时的接触面积，进而能显著降低对应的接触电阻，实现良好的电性连接。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本发明实施例的NAND串结构示意图；

图2A-2E为本发明实施例的NAND串的制备工艺步骤示意图；

图3为形成NAND串的示例方法300的流程图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。

应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在***的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在***的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在***的元件，或者元件可以通过空隙或间隙分隔开。

这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。

本发明的一些实施例中，NAND串结构示意图如图1所示(图中仅示出了与本发明相关的部分)。等级层堆栈103形成在硅基板101上，通道孔垂直贯穿等级层堆栈103。NAND串形成在通道孔内，具体包括形成在通道孔内的介质层109和覆盖介质层109的半导体通道层111。半导体通道层111穿过介质层109的开口与硅基板101接触。所述介质层109的开口在对介质层进行打孔刻蚀时形成，并在打孔刻蚀后的再次刻蚀工艺中被展宽，也就是说，在打孔刻蚀后的再次刻蚀工艺中，增大介质层的开口的孔径。

在一些实施例中，硅基板101由单晶硅制成，也可由其他合适的材料制成，例如但不限于硅、锗、绝缘体上硅薄膜(SOI)。在一些实施例中，硅基板101上形成有掺杂区(图中未示出)，通道孔形成在掺杂区上。在一些实施例中，掺杂区上形成有硅外延层107，硅外延层107从掺杂区上外延生长得到，与硅基板101直接接触。在一些实施例中，硅外延层107形成在通道孔的一端，介质层109和半导体通道层111与硅外延层107接触，其中，半导体通道层111穿过介质层109的开口与硅外延层107接触，半导体通道层111与硅外延层107的凹陷内壁及该凹陷***的硅外延层表面接触。在一些实施例中，硅外延层107被掺杂到期望的掺杂水平。

在一些实施例中，用第一结构代替硅基板，半导体通道层111穿过介质层109的开口与第二结构接触。在一些实施例中，所述第二结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第二结构为导电触点，以使得NAND串结构与外界形成电性连接。在一些实施例中，所述第二结构形成在所述第一结构上。

在一些实施例中，等级层堆栈103包括多个绝缘层对。

在一些实施例中，等级层堆栈103上形成有阻挡层105，通道孔垂直贯穿等级层堆栈103和阻挡层105。在一些实施例中，阻挡层105包括一层或多层绝缘层。

在一些实施例中，等级层堆栈103和阻挡层105中的绝缘层材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，等级层堆栈103中一些位置的绝缘层对与另一些位置的绝缘层对可以由不同的材料制成并具有不同的厚度，例如，等级层堆栈中一些位置的绝缘层对中的第一绝缘层的厚度为5-40nm，第二绝缘层的厚度为5-40nm；另一些位置的绝缘层对中的第一绝缘层的厚度为10-40nm，第二绝缘层的厚度为10-40nm；又一些位置的绝缘层对中的第一绝缘层的厚度为50-200nm，第二绝缘层的厚度为5-40nm。在一些实施例中，阻挡层105的厚度为50-250nm。

在一些实施例中，将等级层堆栈103中的绝缘层对中的一种绝缘层替换为导体层，从而在等级层堆栈中形成多个导体/绝缘体层对。在一些实施例中，使用导体层替换绝缘体层的工艺可以采用选择性湿法刻蚀，去除该种绝缘体层后，再将导体材料填入该种绝缘体层被去除后留出的空位中，形成导体/绝缘体层对。在一些实施例中，导体层由导电材料制成，包括但不限于钨、钴、铜、铝和硅化物中的一种或几种的组合，可以采用CVD、ALD和/或其他合适的方法填充形成导体层。

在一些实施例中，等级层堆栈103中的导体层用作多个NAND串的选择门或字线。在一些实施例中，多个NAND串的选择门形成在NAND串的上端。在一些实施例中，多个NAND串的选择门形成在NAND串的下端。

在一些实施例中，介质层109是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合。在一些实施例中，隧道层的厚度为5-15nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。

在一些实施例中，半导体通道层111由非晶硅、多晶硅或单晶硅制成。半导体通道层111的厚度为5-20nm。

图2A-2E为本发明实施例的NAND串的制备工艺步骤示意图；图3为形成NAND串的示例方法300的流程图。

示例方法300开始于操作302，如图3所示，在通道孔内形成介质层和保护层。如图2A所示，在硅基板201上形成等级层堆栈203，刻蚀形成贯穿等级层堆栈203的通道孔，依次形成覆盖通道孔内壁的介质层209和保护层211。

在一些实施例中，硅基板201由单晶硅制成，也可由其他合适的材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在一些实施例中，硅基板上形成有掺杂区(图中未示出)，通道孔形成在掺杂区上，可以使用注入和/或扩散工艺形成掺杂区。在一些实施例中，采用干法刻蚀或湿法刻蚀形成通道孔。在一些实施例中，通道孔的一端形成有硅外延层207，硅外延层207与介质层209和硅基板201接触并且从硅基板201的掺杂区上外延生长得到。在一些实施例中，硅外延层207被掺杂到期望的掺杂水平。

在一些实施例中，在等级层堆栈203上形成阻挡层205，刻蚀形成贯穿等级层堆栈203和阻挡层205的通道孔。在一些实施例中，阻挡层205包括一层或多层绝缘层。

在一些实施例中，等级层堆栈203包括多个绝缘层对。

在一些实施例中，等级层堆栈203和阻挡层205中的绝缘层材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，等级层堆栈203中一些位置的绝缘层对与另一些位置的绝缘层对可以由不同的材料制成并具有不同的厚度，例如，等级层堆栈中一些位置的绝缘层对中的第一绝缘层的厚度为5-40nm，第二绝缘层的厚度为5-40nm；另一些位置的绝缘层对中的第一绝缘层的厚度为10-40nm，第二绝缘层的厚度为10-40nm；又一些位置的绝缘层对中的第一绝缘层的厚度为50-200nm，第二绝缘层的厚度为5-40nm。

在一些实施例中，形成多个绝缘层对的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。

在一些实施例中，介质层209是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合，在一些实施例中，隧道层的厚度为5-15nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。

在一些实施例中，保护层211包括与介质层接触的硅层。在一些实施例中，保护层211包括与介质层接触的硅层以及硅层上的氧化硅层。在一些实施例中，硅层由非结晶、多结晶或单晶硅制成。

在一些实施例中，介质层和保护层形成的结构为氧化硅/氮化硅/氧化硅/多晶硅/氧化硅叠层。

在一些实施例中，形成介质层209和保护层211的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。

示例方法300继续操作于304，如图3所示，打孔刻蚀，去除通道孔底部的部分介质层和保护层。如图2B所示，通道孔底部的介质层和保护层被部分去除后，在通道孔底部形成开口213，露出硅外延层207，形成的介质层214的轴切面为两个相对的L型。

在一些实施例中，结构上表面的介质层和保护层被去除，阻挡层205被部分损耗。

在一些实施例中，刻蚀工艺可以采用干法刻蚀和/或湿法刻蚀。

在一些实施例中，在去除硅外延层上的保护层和介质层的同时，会去除少量的硅外延层，在硅外延层上形成凹陷。

示例方法300继续操作于306，如图3所示，刻蚀使通道孔底部的介质层开口被展宽。如图2C所示，进一步刻蚀去除通道孔底部的介质层，使得硅外延层上的介质层开口213被展宽，形成展宽后的开口215，并剩余介质层217，此时，介质层214与硅外延层207接触的部分由于刻蚀被减少，最后形成的介质层217的开口215的孔径大于介质层214的开口213的孔径。在一些实施例中，介质层217的开口215的孔径大于保护层219的开口的孔径。在一些实施例中，介质层217的开口215的孔径大于硅外延层207上的凹陷直径。

在一些实施例中，介质层214的开口213被展宽后，形成的介质层217的轴切面仍然为由两个相对的L型结构构成的结构。在一些实施例中，介质层214的开口213被展宽后，形成的介质层217的轴切面为由两个相对的1型结构构成的结构(如图2C所示)。

在一些实施例中，在介质层214的开口213被展宽的过程中，保护层被部分去除，形成残留的保护层219。在一些实施例中，在介质层214的开口213被展宽的过程中，保护层被损伤，形成残留的保护层。在一些实施例中，在介质层214的开口213被展宽的过程中，保护层被损伤并被部分去除，形成残留的保护层。

在一些实施例中，利用选择性刻蚀工艺，展宽通道孔底部的介质层开口，在进一步去除通道孔底部的介质层的同时，保护硅外延层207不受损害，并使得通道孔侧壁的介质层在保护层的保护下不受损害。在一些实施例中，所述选择性刻蚀工艺为湿法刻蚀和/或干法刻蚀。

在一些实施例中，保护层包括与介质层接触的硅层以及硅层上的氧化硅层；所述硅层由单晶硅、多晶硅或非晶硅制成。

在一些实施例中，介质层为氧化硅/氮化硅/氧化硅叠层，保护层为多晶硅/氧化硅叠层，选取能刻蚀氧化硅和氮化硅，而对硅具有选择性的刻蚀工艺，展宽硅外延层上的氧化硅/氮化硅/氧化硅叠层开口。在一些实施例中，氧化硅/氮化硅/氧化硅叠层开口被展宽的同时，多晶硅层和硅外延层不受损害。

通过本步骤，使硅外延层207的凹陷***的硅外延层表面也裸露在外，随后形成的半导体通道层可以通过硅外延层207的凹陷内壁以及该凹陷***的硅外延层表面与硅外延层形成接触，因此有利于提升随后形成的半导体通道层与硅外延层的接触面积，进而能显著降低NAND串半导体通道层与硅外延层的接触电阻，实现良好的电性连接。

示例方法300继续操作于308，如图3所示，去除介质层上残留的保护层。如图2D所示，介质层217上残留的保护层219被去除。

在一些实施例中，介质层上残留的保护层可以用作形成半导体通道层的材料时，可选择不必去除介质层上残留的保护层。

在一些实施例中，介质层为氧化硅/氮化硅/氧化硅叠层，保护层为多晶硅/氧化硅叠层，刻蚀使通道孔底部的介质层开口被展宽的同时，将保护层中的氧化硅层去除，剩余多晶硅层，剩余的多晶硅层可以用作形成半导体通道层的材料，此时可不必去除介质层上残留的保护层，有利于简化工艺步骤，并获得相似的效果。

在一些实施例中，去除保护层的工艺可以为研磨、干法刻蚀、湿法刻蚀或者化学机械抛光，或者上述工艺的组合，或者其他合适的方法。

示例方法300继续操作于310，如图3所示，形成半导体通道层。如图2E所示，形成的半导体通道层221覆盖硅外延层207和介质层217，与硅外延层207形成电性连接。

在一些实施例中，半导体通道层由非结晶、多结晶或单晶硅制成，形成半导体通道层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，或者其他合适的方法。

应当指出，上述形成NAND串的方法仅为示例性的，并不应当用来形成对本发明的限制，可以根据实际需要调整上述方法中的步骤内容和/或顺序，以获得相同或相似的技术效果。例如，在一些实施例中，用第一结构代替硅基板，并在最后形成半导体通道层穿过介质层的开口与第二结构形成接触的结构。在一些实施例中，所述第二结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第二结构为导电触点，以使得NAND串结构与外界形成电性连接。在一些实施例中，所述第二结构形成在所述第一结构上。

综上所述，本发明在打孔刻蚀后，增加一道选择性刻蚀工序，使得通道孔一端因打孔刻蚀形成的介质层开口被展宽，因而能有效提升后续形成的半导体通道层与其他结构形成接触时的接触面积，进而能显著降低对应的接触电阻，实现良好的电性连接。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种NAND串结构，其特征在于，包括形成在硅基板上的等级层堆栈、垂直贯穿等级层堆栈的通道孔、形成在所述通道孔底部且与硅基板接触的硅外延层、形成在所述通道孔内所述硅外延层上的介质层，以及形成在所述介质层内的半导体通道层；所述硅外延层上存在凹陷，所述半导体通道层穿过所述介质层的开口,与所述凹陷内壁及所述凹陷***的所述硅外延层的至少部分上表面接触。

2.如权利要求1所述的NAND串结构，其特征在于，所述硅外延层从所述硅基板的掺杂区上外延生长得到。

3.一种NAND存储器，其特征在于，包括权利要求1或2所述的NAND串结构。

4.一种NAND串的制备方法，其特征在于，包括如下步骤：

在硅基板上形成等级层堆栈；

形成垂直贯穿等级层堆栈的通道孔；

在通道孔底部形成硅外延层；

在通道孔内形成介质层和覆盖介质层的保护层，介质层和保护层覆盖通道孔的第一端；

去除通道孔的第一端的部分介质层和保护层，在通道孔的第一端形成开口；

去除通道孔的第一端的部分介质层，使介质层的开口被展宽，所述展宽是指增大介质层的开口的孔径；

去除保护层，形成半导体通道层；所述半导体通道层穿过被展宽后的介质层的开口与硅外延层接触。

5.如权利要求4所述的NAND串的制备方法，其特征在于，将所述去除保护层形成半导体通道层的步骤替换为：不去除保护层，直接形成半导体通道层，使保护层构成所述半导体通道层的一部分。

6.如权利要求5所述的NAND串的制备方法，其特征在于，构成所述半导体通道层的保护层由单晶硅、多晶硅或非晶硅制成。

7.如权利要求4所述的NAND串的制备方法，其特征在于，利用选择性刻蚀工艺，去除通道孔的第一端的部分介质层，使介质层的开口被展宽，同时使得通道孔侧壁的介质层在保护层的保护下不受损害。

8.如权利要求4所述的NAND串的制备方法，其特征在于，所述硅外延层从所述硅基板的掺杂区上外延生长得到。

9.如权利要求4所述的NAND串的制备方法，其特征在于，所述去除通道孔的第一端的部分介质层和保护层，在通道孔的第一端形成开口后，露出硅外延层，并在硅外延层上形成凹陷；所述半导体通道层与所述凹陷内壁及所述凹陷***的所述硅外延层的至少部分上表面接触。