CN110138375B - 一种用于芯片管脚的电路 - Google Patents

Abstract

本申请公开了一种用于芯片管脚的电路，释放芯片管脚上的电压，保护芯片中的电子器件不被损坏。本申请方法包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极；所述第二子电路连接于所述电源正极与所述芯片管脚之间；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的正电压释放到所述电源负极。

Description

一种用于芯片管脚的电路

技术领域

本申请涉及芯片技术领域，尤其涉及一种用于芯片管脚的电路。

背景技术

芯片管脚(Pin)，又称为芯片引脚，是从芯片内部电路引出与芯片外部电路之间的接口。芯片管脚分为输入或输出管脚，输入管脚用于将外部电路的信号输入至芯片内部电路，输出管脚用于将芯片内部电路的信号输出至芯片外部电路。

目前，芯片输入输出(input output，IO)管脚内部的输出电路结构主要由两个金属氧化物半导体(metal oxide semiconductor，MOS)管构成，两个MOS管的漏极相连并进一步连接至芯片管脚。第一个MOS晶体管与IO电源连接，第二个MOS晶体管与接地端连接。当芯片管脚上存在可能形成破坏的电压，如静电放电(electro static discharge，ESD)电压，则需要对此形成有效保护。因此，当该电压为正电压时，该第一MOS晶体管的寄生二极管将正电压释放到IO电源上，以将芯片管脚上的正电压释放掉，防止其影响芯片管脚信号的正常输出，因此寄生二极管起到了防止管脚损坏的功能。由于IO电源上连接有大量其他器件，因此将芯片管脚上的正电压释放到IO电源上，会导致电路***正常工作受到影响。

由此，在上述输出电路结构的基础上增加了防倒灌处理电路，该防倒灌处理电路用于截断芯片管脚与IO电源之间的正电压泄放通道，防止芯片管脚上的正电压被释放到IO电源上，以保证电路***的正常工作。但是防倒灌处理电路在避免正电压泄放通道对IO电源造成影响的同时，也无法实现防止管脚损坏的功能。

发明内容

本申请提供了一种用于芯片管脚的电路，用于释放芯片管脚上的电压，保护芯片中的电子器件不被损坏。

第一方面，本申请提供了一种用于芯片管脚的电路，包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并进一步连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极，用于控制所述第一晶体管和所述第二晶体管向所述芯片管脚输出高电平信号或低电平信号；所述第二子电路连接于所述电源正极与所述芯片管脚之间，用于阻止所述芯片管脚上的正电压被释放到所述电源正极；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极。

从以上技术方案中，可以看出本申请具有以下优点：在第二子电路阻止芯片管脚上的正电压释放到电源正极，减小对电源正极的不良影响，同时，正电压通过第三子电路释放到电源负极，为芯片管脚上的正电压提供泄电通道，以保护电子器件，如第一晶体管或第二晶体管，不被正电压所损坏，从而降低芯片在生产、测试或使用过程中的失效率。

结合第一方面，在第一方面的第一种可能的实现方式中，所述第一晶体管为P沟道金属氧化物半导体(positive channel metal oxide semiconductor，PMOS)晶体管，所述第二晶体管为N沟道金属氧化物半导体(negative channel metal oxide semiconductor，NMOS)晶体管，所述第一晶体管的第一极和所述第二晶体管的第一极是漏极，所述第一晶体管的第二极和所述第二晶体管的第二极是源极，所述第一晶体管的第三极和所述第二晶体管的第三极是栅极。

结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第三子电路包括：第一二极管、第二二极管和第四子电路；所述第一二极管的正极与所述芯片管脚连接，所述第二二极管的正极与所述电源正极连接，所述第一二极管的负极和所述第二二极管的负极连接于第一节点；所述第四子电路连接于所述第一节点和所述电源负极之间，用于将所述正电压释放到所述电源负极。

结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述第三子电路还包括：第三二极管；所述第三二极管的负极连接于所述第一二极管的正极与所述芯片管脚，所述第三二极管的正极与所述电源负极连接；所述第三二极管用于将所述芯片管脚上的负电压释放至所述电源负极。

结合第一方面的第二种可能的实现方式或第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第四子电路包括第一静电放电防护电路。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第四种可能的实现方式中的任一项，在第一方面的第五种可能的实现方式中，所述正电压高于所述芯片管脚的耐电压阈值。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第五种可能的实现方式中的任一项，在第一方面的第六种可能的实现方式中，所述电源负极为接地端。可替换地，所述电源负极为负电源端。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第六种可能的实现方式中的任一项，在第一方面的第七种可能的实现方式中，所述电路还包括：第二静电放电防护电路，连接在所述电源正极和所述电源负极之间，用于将所述电源正极上的电压释放到所述电源负极。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第七种可能的实现方式中的任一项，在第一方面的第八种可能的实现方式中，所述正电压由连接至所述芯片管脚的测试设备产生。可选的，所述测试设备包括万用电表。

结合第一方面、第一方面的第一种可能的实现方式至第一方面的第八种可能的实现方式中的任一项，在第一方面的第九种可能的实现方式中，所述第二子电路用于阻止所述芯片管脚上的正电压经所述第一晶体管的寄生二极管被释放到所述电源正极。可选的，所述第二子电路包括防倒灌处理电路。

第二方面，本申请提供了一种芯片，所述芯片包括上述第一方面、第一方面的第一种可能的实现方式至第一方面的第八种可能的实现方式中任一项所述的电路、所述芯片管脚、所述电源正极和所述电源负极。

与上述第一方面所述电路的优点类似，该芯片具有保护其输出结构中的电子器件，如第一晶体管或第二晶体管，不被芯片管脚上的电压，如静电放电电压损坏的功能，有效减少在芯片生产、测试或使用过程中由于输出管脚上存在电压而使得芯片被损坏导致芯片失效的情况发生，从而降低芯片在生产、测试或使用过程中的失效率。

附图说明

图1为本申请实施例中的一个芯片结构示意图；

图2为本申请实施例中电路的一个实施例示意图；

图3为本申请实施例中电路的另一个实施例示意图；

图4为本申请实施例中电路的另一个实施例示意图。

具体实施方式

本申请提供了一种用于芯片管脚的电路，用于释放芯片管脚上的电压，保护芯片中的电子器件不被损坏，降低芯片在生产、测试或使用过程中的失效率。

下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤、功能或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤、功能或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤、功能或单元。

芯片(chip)为半导体元件的统称，是由电子器件经过设计、测试、制造以及封装后得到的。芯片可以是集成电路(integrated circuit，IC)的载体如硅片，也可以是代指集成电路，因此其也叫半导体芯片。如图1所示为芯片的一个芯片结构示意图，芯片主要包括：芯片管脚、输入结构电路、内部逻辑控制电路、输出结构电路。其中，芯片管脚又称引脚或IO引脚，主要用于输入或输出电平信号。图1中示出了12个引脚，引脚1为电源引脚，用于连接电源正极如IO电源以为芯片供电，引脚13为数字电路地引脚，用于连接电源负极。引脚2至引脚7为输入引脚，每一个输入引脚均与一个输入结构电路连接，以使得将外界信号输入至芯片中，并由输入结构电路对输入信号(高电平信号或低电平信号)进行相应处理。内部逻辑控制电路对输入信号进行一系列的数学逻辑运算并控制输出结构电路输出相应的输出信号(高电平信号或低电平信号)。引脚8至引脚12为输出引脚，每一个输出引脚均与一个输出结构电路连接，以将输出信号输出至相应的输出引脚。

本申请实施例中用于芯片管脚的电路主要用于上述输出结构电路中，以保护输出结构电路中的电子器件不被输出引脚上的高电压所损坏，例如实现静电放电保护。有鉴于此，下面将结合具体的实施例对本申请中的电路进行详细说明。如图2所示，本申请实施例中用于芯片管脚的电路，包括：第一晶体管201、第二晶体管202、第一子电路203、第二子电路204、第三子电路205。图2还示出了用于输出高电平信号或低电平信号的芯片管脚206、电源正极207和电源负极208。

第一晶体管201的第一极与第二晶体管202的第一极连接，并进一步连接至芯片管脚206。第一晶体管201的第二极连接至电源正极207，第二晶体管202的第二极连接至电源负极208。第一子电路203连接于电源正极207和电源负极208之间，并且，第一子电路203分别与第一晶体管201的第二极和第二晶体管202的第三极连接，第一子电路203用于控制第一晶体管201和第二晶体管202向芯片管脚206输出高电平信号或低电平信号。具体的，在同一时刻，第一子电路203控制第一晶体管201和第二晶体管202中只有一个晶体管导通，以向芯片管脚206输出高电平信号或低电平信号。当第一晶体管201导通时，向芯片管脚206输出高电平信号，当第二晶体管202导通时，向芯片管脚206输出低电平信号。第二子电路204连接于电源正极207和芯片管脚206之间，第二子电路204用于阻止芯片管脚上的正电压经第一晶体管201的寄生二极管(图中未示出)被释放到电源正极207。第三子电路205连接于芯片管脚206和电源负极208之间，第三子电路205用于将芯片管脚206上的正电压释放到电源负极208，以使得芯片管脚206上的正电压被调整为低于芯片管脚206的耐电压阈值。

从上述图2所示的输出电路以可知，芯片管脚206上的大于耐电压阈值的正电压可以通过第三子电路205泄放到电源负极208，以使得芯片管脚206上的正电压的电压值被调整为小于芯片管脚206的耐电压阈值，以避免第一晶体管201和第二晶体管202中的至少一个晶体被损坏，从而达到保护芯片的效果，并降低芯片在生产、测试或使用过程中的失效率。

可选的，如图3中电路所示，上述第一晶体管201可以是PMOS晶体管301，第二晶体管202可以是NMOS晶体管302，第一晶体管201和第二晶体管202的第一极为漏极，第一晶体管201和第二晶体管202的第二极为源极，第一晶体管201和第二晶体管202的第三极为栅极，第一晶体管201和第二晶体管202中的至少一个晶体管也可以是其他与PMOS晶体管或NMOS晶体管具有相似功能的一个或多个开关管，例如是二极管或碳纳米管，用于实现控制芯片管脚206输出高电平信号或低电平信号，对此本申请不做任何限制。可选的，上述实施例中的电源负极可以是接地端如数字信号接地端，也可以是负电源。

本申请中的电路可以使用IO电源对其进行供电，如图3所示，本申请实施例中电路的另一个实施例，包括：PMOS晶体管301、NMOS晶体管302、芯片内部的逻辑电路303、防倒灌处理电路304、第一二极管306、第二二极管307、静电放电防护电路308和静电放电防护电路309。图3中还示出了芯片管脚305、IO电源310和接地端311，分别相当于图2中的芯片管脚206、电源正极207和电源负极208。PMOS晶体管301、NMOS晶体管302、芯片内部的逻辑电路303和防倒灌处理电路304的相关描述可分别参阅上述图2中第一晶体管201、第二晶体管202、第一子电路203和第二子电路204的相关描述，对此此处不再赘述。

本实施例中，PMOS晶体管301的衬底为浮动衬底，即PMOS晶体管301的栅极与源极之间的阈值电压可调节。并且，防倒灌处理电路304还与PMOS晶体管301连接，进而，防倒灌处理电路304用于根据IO电源310的电压和芯片管脚305的电压调节PMOS晶体管301阈值电压使得PMOS晶体管301的寄生二极管(图中未示出)始终处于反向偏置状态不导通。容易知道，PMOS晶体管301的寄生二极管的方向由其漏极指向其源极，因此芯片管脚305上的正电压无法泄放到IO电源310，减小对IO电源310的影响。

逻辑电路303用于生成控制PMOS晶体管301和NMOS晶体管302的栅极，以控制两个晶体管的导通或关闭，使得芯片管脚305输出高电平信号或低电平信号。该逻辑电路303可包括的逻辑控制电路或运算电路，也可包括处理器，如中央处理单元、微控制器、微处理器、数字信号处理器等，并可以运行必要的驱动软件或应用软件。

需要说明的是，上述寄生二极管是由于MOS晶体管的制作工艺形成的，其功能等效于普通二极管，当寄生二极管的正极电压高于其负极电压时，寄生二极管导通，当寄生二极管的正极电压低于其负极电压时，寄生二极管不导通，对于上述导通又称之为寄生二极管处于正向偏置状态，上述不导通也称之为寄生二极管处于反向偏置状态。MOS晶体管的寄生二极管是MOS晶体管等效出来的二极管，但实质上两者可以对应同一物理结构。其中，PMOS晶体管301的寄生二极管的方向由漏极指向源极，NMOS晶体管302的寄生二极管的方向由源极指向漏极。

与上述第三子电路205等同，第一二极管306、第二二极管307和静电放电防护电路308构成高压泄电通道，其中，第一二极管306的正极与上述芯片管脚305连接，第二二极管307的正极与IO电源310连接，第一二极管306的负极和第二二极管307的负极连接于第一节点。静电放电防护电路308连接于第一节点和接地端311之间。当芯片管脚305上存在正电压时，静电放电防护电路308将正电压释放至接地端311，从而防止出现芯片管脚305上的正电压超过芯片管脚305的耐电压阈值导致芯片管脚305的电路被损坏的情况。当然，静电放电防护电路308也可以由其他具有上述正电压泄放功能的电路所取代，对此本申请不做任何限制。第二二极管307用于为静电防护电路308提供固定电压，以使得静电防护电路308可以正常工作，进而使得上述高压泄电通道实现其泄电功能，进而将芯片管脚305上正电压泄放到接地端311。

静电放电防护电路309或其他具有类似功能的电路用于将IO电源310上的静电释放至接地端311，以增强电路的保护能力，提升对芯片的保护效果，以使得芯片不被静电损坏。在实际应用中，由于IO电源310以及接地端311还会与芯片中的其他电路或与其他芯片连接，因此，将IO电源310上的静电释放到接地端311，也可以使得芯片中的其他电路或其他芯片正常工作。

从上述对NMOS晶体管的描述可知：NMOS晶体管302的寄生二极管的方向由源极指向漏极。因此，在图3所示的电路中，当芯片管脚305上存在负电压时，其负电压会经NMOS晶体管302的寄生二极管泄放至接地端311。但长期使用NMOS晶体管302对芯片管脚305的负电压进行泄放，会导致NMOS晶体管302被损坏或被降低其使用寿命。因此，为了更好地保护NMOS晶体管302并且将负高压快速释放到接地端，本申请还提供了又一个实施例。

如图4所示，本申请实施例中电路的又一个实施例，包括：PMOS晶体管401、NMOS晶体管402、芯片内部的逻辑电路403、防倒灌处理电路404、第一二极管406、第二二极管407、静电放电防护电路408、静电放电防护电路409和第三二极管410。图4中还示出了芯片管脚405、IO电源411和接地端412。

本实施例中，PMOS晶体管401、NMOS晶体管402、芯片内部的逻辑电路403、防倒灌处理电路404、第一二极管406、第二二极管407、静电放电防护电路408和静电放电防护电路409的相关描述可分别参阅上述图3中PMOS晶体管301、NMOS晶体管302、芯片内部的逻辑电路303、防倒灌处理电路304、第一二极管306、第二二极管307、静电放电防护电路308和静电放电防护电路309的相关描述，以及图2对应的实施例中的相关描述，对此此处不再赘述。

图4中的其余部分的相关描述可参阅上述图2以及图3中相关部分的描述，例如芯片管脚405、IO电源411和接地端412分别相当于图3中的芯片管脚305、IO电源310和接地端311。第三二极管410负极连接于第一二极管406的正极与芯片管脚405，第三二极管410的正极与接地端412连接；第三二极管410用于将芯片管脚405的负电压释放至接地端412。

下面结合具体应用场景对本申请实施例中的电路的工作原理进行说明，具体如以图4为例，当芯片在检测过程中，通过检测芯片管脚对接地端的阻抗值是一种常见的芯片检测方法。在上述检测方法中，通常使用的测试设备，如万用电表的蜂鸣档，检测芯片管脚405与接地端412之间的阻抗值是否明显偏小，例如小于1000欧姆，万用电表就会发出蜂鸣提示。蜂鸣档检测原理为：在万用电表内部产生一个电流源，以向被测物体输出恒定电流，例如1mA。由于被测物体的阻抗不同，万用电表内部会根据被测物体阻抗的大小自动调节输出电压，从而保证1mA的输出电流。被测物体阻抗不能超过一定的预设值，如果超过，蜂鸣档就基本维持输出一个固定电压，相当于开路电压。

在检测时，将万用电表调节至蜂鸣档，并连接芯片管脚405，由于此时NMOS管的寄生二极管处于反向偏置状态不导通，阻抗很大等效于开路。由于此时万用电表输出一个恒定电流，使得芯片管脚405上存在一个开路电压，若该开路电压没有超过芯片管脚405的耐电压阈值，则静电防护电路408处于高阻态不导通，若该开路电压超过芯片管脚405的耐电压阈值，则静电防护电路408处于低阻态导通，芯片管脚405上的高电压通过静电防护电路408释放到接低端，以降低芯片管脚405的高电压至芯片管脚405的耐电压阈值以下，从而，保护芯片的芯片管脚405不被高电压所损坏，进而降低芯片测试过程中的芯片失效率。同样，与上述检测过程类似，本申请中的电路也可以应用于在生产和使用过程中，保护芯片管脚以防止芯片管脚被高电压损坏，导致芯片无法使用。

本申请实施例还提供了一种芯片，该芯片包括上述图2、图3和图4对应的方法实施例中所述的任一种电路、芯片管脚、IO电源以及接地端，具体可以参见图1对应的芯片示意图。与上述图2、图3和图4中的描述的电路的有益效果类似，该芯片具有保护其输出结构中的电子器件(如第一晶体管或第二晶体管)不被芯片管脚上的高电压损坏的功能，以保证所述芯片及包括所述芯片的电路***可以正常工作，同时有效减少在芯片生产、测试或使用过程中由于输出管脚上存在电压，如静电放电电压而使得芯片被损坏导致芯片失效的情况发生，从而降低芯片在生产、测试或使用过程中的失效率。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，所显示或讨论的不同器件或模块相互之间的连接表示的是一种耦合或电性连接。这种连接可以是直接相连，也可以是通过其他器件相连，以实现不同器件或模块的电连通。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案范围。

Claims (10)

1.一种用于芯片管脚的电路，其特征在于，包括：

第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；

所述第一晶体管的第一极与所述第二晶体管的第一极连接并进一步连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；

所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极，用于控制所述第一晶体管和所述第二晶体管向所述芯片管脚输出高电平信号或低电平信号；

所述第二子电路连接于所述电源正极与所述芯片管脚之间，用于阻止所述芯片管脚上的正电压释放到所述电源正极；

所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极；

所述第三子电路包括：第一二极管、第二二极管和第四子电路；所述第一二极管的正极与所述芯片管脚连接，所述第二二极管的正极与所述电源正极连接，所述第一二极管的负极和所述第二二极管的负极连接于第一节点；所述第四子电路连接于所述第一节点和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极；

所述第二子电路包括防倒灌处理电路。

2.根据权利要求1所述的电路，其特征在于，所述第一晶体管为P沟道金属氧化物半导体PMOS晶体管，所述第二晶体管为N沟道金属氧化物半导体NMOS晶体管，所述第一晶体管的第一极和所述第二晶体管的第一极是漏极，所述第一晶体管的第二极和所述第二晶体管的第二极是源极，所述第一晶体管的第三极和所述第二晶体管的第三极是栅极。

3.根据权利要求2所述的电路，其特征在于，所述第三子电路还包括：第三二极管；

所述第三二极管的负极连接于所述第一二极管的正极与所述芯片管脚，所述第三二极管的正极与所述电源负极连接；所述第三二极管用于将所述芯片管脚上的负电压释放至所述电源负极。

4.根据权利要求3所述的电路，其特征在于，所述第四子电路包括第一静电放电防护电路。

5.根据权利要求1至4中任一项所述的电路，其特征在于，所述正电压高于所述芯片管脚的耐电压阈值。

6.根据权利要求1至4中任一项所述的电路，其特征在于，所述电源负极为接地端。

7.根据权利要求1至4中任一项所述的电路，其特征在于，所述电路还包括：第二静电放电防护电路，连接在所述电源正极和所述电源负极之间，用于将所述电源正极上的电压释放到所述电源负极。

8.根据权利要求1至4中任一项所述的电路，其特征在于，所述正电压由连接至所述芯片管脚的测试设备产生。

9.根据权利要求1至4中任一项所述的电路，其特征在于，所述第二子电路用于阻止所述芯片管脚上的所述正电压经所述第一晶体管的寄生二极管被释放到所述电源正极。

10.一种芯片，其特征在于，所述芯片包括根据权利要求1至9中任一项所述的电路、所述芯片管脚、所述电源正极和所述电源负极。

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