CN110085134B - 显示装置 - Google Patents

Abstract

一种显示装置包含多个显示元件。显示元件成阵列排列且相互连接。显示元件的一者将交流信号传送至显示元件的另一者。显示元件包含用以传送交流信号的交流信号线、彼此垂直交错的第一和第二连接导线、包含驱动晶体管和发光元件的像素、第一和第二屏蔽导线。像素配置于第一和第二连接导线交错处。第一屏蔽导线配置于交流信号线与像素之间。第二屏蔽导线配置于交流信号线与像素之间。第一屏蔽导线和第二屏蔽导线处于驱动晶体管的漏极端的电压电平。

Description

显示装置

技术领域

本公开涉及一种显示装置，且特别是一种拼接式的显示装置。

背景技术

随着科技发展，拼接式大尺寸显示装置的需求越来越广泛。然而，拼接式的显示装置在显示区内存在大量的交流信号会造成噪声影响发光二极管的驱动电流。

因此，如何降低交流信号干扰面板显示，是目前本领域中的课题之一。

发明内容

本公开的一种实施方式涉及一种显示装置，包含多个显示元件。显示元件成阵列排列且相互连接。显示元件的一者将交流信号传送至显示元件的另一者。显示元件包含用以传送交流信号的交流信号线、彼此垂直交错的第一和第二连接导线、包含驱动晶体管和发光元件的像素、第一和第二屏蔽导线。像素配置于第一和第二连接导线交错处。第一屏蔽导线配置于交流信号线与像素之间。第二屏蔽导线配置于交流信号线与像素之间。第一屏蔽导线和第二屏蔽导线处于驱动晶体管的漏极端的电压电平(准位)。

本公开的一种实施方式涉及另一种显示装置，包含多个显示元件。显示元件成阵列排列且相互连接。显示元件的一者将交流信号传送至显示元件的另一者。显示元件包含第一和第二连接导线、像素和屏蔽层。第一和第二连接导线彼此垂直交错定义出多个间隔区块。像素包含驱动晶体管和发光元件，配置于第一和第二连接导线交错重叠处。屏蔽层配置于间隔区块内。第一、第二连接导线和像素在垂直投影方向上与屏蔽层不重叠。屏蔽层处于驱动晶体管的漏极端的电压电平。

附图说明

图1A是根据本公开的部分实施例示出一种显示装置的示意图。

图1B是根据本公开的部分实施例示出一种像素的示意图。

图2A是根据本公开的部分实施例示出一种显示元件的信号示意图。

图2B是根据本公开的其他部分实施例示出另一种显示元件的信号示意图。

图3是根据本公开的部分实施例示出一种显示元件的示意图。

图4示出了图3的实施例的显示元件沿切线A4-A4’的剖面示意图。

图5示出了图3的实施例的显示元件沿切线A5-A5’的剖面示意图。

图6示出了图3的实施例的显示元件沿切线A6-A6’的剖面示意图。

图7A、图7B是根据本公开的部分实施例示出另一种显示元件的示意图。

附图标记说明：

100：显示元件

120：辅助电路

900：显示装置

D1：显示区

PX：像素

SR：移位暂存器

MUX：多工器

PAD：交流信号源

HL、VL、VL-S、VL-D：连接导线

GL：扫描线

DL：数据线

T1、T2：晶体管

C1：电容

VDD：***高电压

ACL：交流信号线

MESH：屏蔽层

R1、RING：环状导线

DIN：数据信号

CS：控制信号

CK：时钟信号(时脉信号)

G[N-1]、G[N]、G[N+1]：扫描信号

ML1、ML2：屏蔽导线

O1：接触点

LED：发光元件

ANO：阳极端

CAT：阴极端

GS：基板

AS：半导体层

M1、M2：导体层

BP1、BP2、BP3：绝缘层

N1、N2、N3、N4、N5：开口

A4-A4’、A5-A5’、A6-A6’：切线

X、Y、Z：方向

具体实施方式

下文是举实施例配合说明书附图作详细说明，但所描述的具体实施例仅用以解释本公开，并不用来限定本公开，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。

请参考图1A。图1A是根据本公开的部分实施例示出一种显示装置900的示意图。如图1A所示，显示装置900包含多个显示元件。显示元件成阵列排列且相互连接。显示元件包含像素PX、连接导线HL和连接导线VL。结构上，连接导线HL和VL彼此垂直交错，而像素PX配置于连接导线HL和VL彼此交错重叠处。换言之，连接导线HL和VL形成网格状，定义出多个交错点及多个间隔区块。像素PX位于交错点上，形成矩阵排列。

具体而言，如图1B所示，像素PX包含晶体管T1、T2、电容C1和发光元件LED。图1A中的连接导线HL包含图1B中的扫描线GL。扫描线GL电性耦接晶体管T1的控制端。图1A中的连接导线VL包含时钟信号线及图1B中的数据线DL。数据线DL电性耦接晶体管T1的第一端。晶体管T1的第二端电性耦接电容C1的第一端和晶体管T2的控制端。晶体管T2的第二端电性耦接电容C1的第二端和发光元件LED的阳极端。

操作上，晶体管T1用以自扫描线GL接收扫描信号，自数据线DL接收数据信号，并根据扫描信号选择性地导通以输出数据信号至晶体管T2。晶体管T2用以自第一端接收***高电压VDD，自控制端接收数据信号，并用以根据数据信号选择性地导通以输出驱动电流至发光元件LED。发光元件根据驱动电流进行发光显示。

在部分实施例中，如图1A所示，显示装置900还包含辅助信号源PAD或辅助电路120(例如：移位暂存器SR、多工器MUX)。辅助信号源PAD用以通过交流信号线ACL输出交流信号。辅助电路120用以通过交流信号线ACL接收或传送交流信号。在其他部分实施例中，显示装置900中的显示元件可包含静电保护元件(Electro Static Discharge，ESD)。具体而言，显示装置900为拼接式显示装置，由多个显示元件拼接而成。显示装置900的显示元件可为无边框显示器。举例来说，如图1A所示，显示装置900中多个显示元建构成的D1范围为显示区。换言之，显示装置900中用以传送辅助信号的交流信号源PAD及辅助电路120配置于显示区D1内。

进一步说明，如图1A所示，交流信号源PAD可配置于显示装置900中显示区D1的边缘。移位暂存器SR、多工器MUX等辅助电路120配置于显示元件的中央。在部分实施例中，包含移位暂存器SR的显示元件位于显示装置900两侧。包含多工器MUX的显示元件位于显示装置900的上侧或下侧。

值得注意的是，图1A中示出的像素PX、交流信号源PAD和辅助电路120仅为方便说明起见的示例，其大小、数量及分布方式并非用以限制本公开。

请参考图2A和图2B。图2A、图2B是根据本公开的部分实施例示出显示元件的信号示意图。如图2A所示，多工器MUX用以通过交流信号线ACL传送多工器控制信号CS及数据信号DIN。举例来说，位于显示元件中央的多工器MUX，通过左侧的交流信号线ACL接收来自交流信号源PAD或相邻显示元件的多工器控制信号CS，并通过上方的交流信号线ACL接收来自交流信号源PAD或相邻显示元件的数据信号DIN。多工器MUX根据多工器控制信号CS将数据信号DIN传送至相应的像素PX。

如图2B所示，移位暂存器SR用以通过交流信号线ACL传送时钟信号CK和扫描信号G[N-1]、G[N]和G[N+1]。举例来说，移位暂存器SR通过下方的交流信号线ACL接收来自交流信号源PAD或相邻显示元件的时钟信号CK和扫描信号G[N-1]。移位暂存器SR根据时钟信号CK将扫描信号G[N]通过右侧的交流信号线ACL传送至下一个相邻的显示元件，并根据时钟信号CK将扫描信号G[N+1]通过上方的交流信号线ACL传送至上方相邻的显示元件。

换言之，由于交流信号(如：时钟信号CK、数据信号DIN、扫描信号G[N])会在显示元件之间传递，因此，在显示装置900的显示区D1内会存在各种交流信号。当交流信号在像素PX之间传递时，因为耦合效应(coupled effect)，像素PX的驱动晶体管的源极端和栅极端之间的电压差会受到交流信号扰动，因而影响驱动晶体管输出的驱动电流，造成驱动电流的稳定度降低。

请参考图3。图3是根据本公开的部分实施例示出一种显示元件100的示意图。于图3所示实施例中，与图1A、图2A和图2B的实施例中相似的元件是以相同的元件符号表示，其操作及连接关系已于先前段落说明者，于此不再赘述。如图3所示，本公开的显示元件100包含交流信号线ACL、连接导线HL、VL、像素PX、屏蔽导线ML1和ML2。在部分实施例中，显示元件100还包含辅助电路120。

结构上，屏蔽导线ML1配置于交流信号线ACL和像素PX之间。屏蔽导线ML2配置于交流信号线ACL和像素PX之间。在部分实施例中，如图3所示，在XY平面上，屏蔽导线ML1平行于交流信号线ACL和连接导线HL，且配置于交流信号线ACL和连接导线HL之间。屏蔽导线ML2平行于交流信号线ACL和连接导线VL之间，且配置于交流信号线ACL和连接导线VL之间。

其中，屏蔽导线ML1和屏蔽导线ML2处于像素PX的驱动晶体管的漏极端的电压电平。在部分实施例中，屏蔽导线ML1和屏蔽导线ML2电性连接像素PX的驱动晶体管的漏极端，屏蔽导线ML1和屏蔽导线ML2处于***低电压电平(OVSS)或接地电平(0V)。

如此一来，由于屏蔽导线ML1和ML2将像素PX和交流信号线ACL隔开，又由于屏蔽导线ML1和ML2处于***低电压电平，因此交流信号会被屏蔽导线ML1和ML2屏蔽，而使得像素PX的驱动晶体管的源极端不会受到干扰。

关于屏蔽导线ML1和ML2的详细配置，请参考图4、图5和图6。图4示出了图3的实施例的显示元件100沿切线A4-A4’的剖面示意图。如图3所示，切线A4-A4’是平行于Y方向。在图4中，示出示出像素PX中的驱动晶体管、发光元件LED、连接导线HL、VL-D、VL-S、屏蔽导线ML1、交流信号线ACL、基板GS和绝缘层BP1、BP2、BP3在YZ平面上的相对关系。其中，连接导线HL、屏蔽导线ML1和交流信号线ACL在Z方向上位于同一个XY平面。连接导线VL-D、VL-S在Z方向上位于同一个XY平面。

结构上，具体而言，在垂直投影方向(即，Z方向)上，驱动晶体管配置于基板GS上，发光元件LED配置于基板GS和驱动晶体管之上。举例来说，如图4所示，半导体层AS配置于基板GS上。绝缘层BP1配置于基板GS与半导体层AS之上，且绝缘层BP1覆盖至少部分半导体层AS。连接导线HL配置于半导体层AS与绝缘层BP1之上，电性连接驱动晶体管的栅极端。绝缘层BP2配置于连接导线HL及绝缘层BP1之上。连接导线VL-D、VL-S配置于绝缘层BP2之上，分别电性连接驱动晶体管的漏极端和源极端。绝缘层BP2被蚀刻而形成开口N1和N2，使得连接导线VL-D、VL-S分别经由开口N1和N2连接半导体层AS。绝缘层BP3配置于连接导线VL-D、VL-S之上。发光元件LED配置于绝缘层BP3之上。绝缘层BP3被蚀刻而形成开口N3，使得发光元件LED的阳极端ANO经由开口N3连接连接导线VL-D。发光元件LED的阴极端CAT电性连接显示元件的阴极导线(图中未示)。

于此实施例中，如图4所示，显示元件100还包含基板GS、第一导体层M1以及第二导体层M2。于一些实施例中，第一导体层M1中铺设图案化的金属导线，例如，连接导线HL、屏蔽导线ML1和交流信号线ACL配置于绝缘层BP1和BP2之间的第一导体层M1。绝缘层BP2堆叠于第一导体层M1上。第二导体层M2大致设置绝缘层BP2上，第二导体层M2中铺设图案化的金属导线，举例来说，连接导线VL-D和VL-S配置于绝缘层BP2和BP3之间的第二导体层M2。

如图4所示，屏蔽导线ML1在像素PX和交流信号线ACL之间。换言之，屏蔽导线ML1在连接导线VL和交流信号线ACL之间。

在部分实施例中，基板GS可由玻璃基板、塑胶基板或其他合适的硬式或可饶式基板据以实施。第一导体层M1中的连接导线HL、屏蔽导线ML1和交流信号线ACL和第二导体层M2中的连接导线VL-D和VL-S可由金属或其他导电材料据以实施。发光元件LED可由发光二极管(Light-emitting diode，LED)、次毫米发光二极管(mini LED)或微发光二极管(microLED)来实施。

图5示出了图3的实施例的显示元件100沿切线A5-A5’的剖面示意图。于图5所示实施例中，与图4的实施例中相似的元件是以相同的元件符号表示，其结构及连接关系已于先前段落说明者，于此不再赘述。如图3所示，切线A5-A5’是平行于X方向。在图5中，示出示出像素PX中的驱动晶体管、发光元件LED、连接导线HL、VL-D、VL-S、屏蔽导线ML2、交流信号线ACL、基板GS和绝缘层BP1、BP2、BP3在XZ平面上的相对关系。其中，连接导线VL-D、VL-S、屏蔽导线ML2和交流信号线ACL在Z方向上位于同一个XY平面。具体而言，连接导线VL-D、VL-S、屏蔽导线ML2和交流信号线ACL配置于绝缘层BP2和BP3之间的第二导体层M2。如图5所示，屏蔽导线ML2在像素PX和交流信号线ACL之间。换言之，屏蔽导线ML2在连接导线VL和交流信号线ACL之间。

请一并参考图3和图6。图6示出了图3的实施例的显示元件100沿切线A6-A6’的剖面示意图。于图6所示实施例中，与图4和图5的实施例中相似的元件是以相同的元件符号表示，其结构及连接关系已于先前段落说明者，于此不再赘述。如图3所示，切线A5-A5’是与X方向或Y方向约呈45度角。在图6中，示出像素PX中的驱动晶体管、发光元件LED、连接导线HL、VL-D、VL-S、屏蔽导线ML1、ML2、辅助电路120中的晶体管、基板GS和绝缘层BP1、BP2、BP3的相对关系。辅助电路120中的晶体管的源极端、栅极端和漏极端分别电性连接交流信号线ACL。

其中，连接导线HL、屏蔽导线ML2和部分交流信号线ACL在Z方向上位于同一个XY平面。连接导线VL-D、VL-S、屏蔽导线ML2和部分交流信号线ACL在Z方向上位于另一个XY平面。具体而言，连接导线HL、屏蔽导线ML2和部分交流信号线ACL配置于绝缘层BP1和BP2之间的第一导体层M1。连接导线VL-D、VL-S、屏蔽导线ML2和部分交流信号线ACL配置于绝缘层BP2和BP3之间的第二导体层M2。

另外，如图3所示，在部分实施例中，屏蔽导线ML1和ML2通过接触点O1电性耦接。具体而言，如图6所示，绝缘层BP2被蚀刻而成开口N4，使得屏蔽导线ML2经由开口N4连接屏蔽导线ML1。

换言之，如图3所示，在垂直投影方向(即，Z方向)上，屏蔽导线ML1和ML2重叠处构成多个环状导线R1。环状导线R1分别环绕像素PX。如此一来，由于环状导线R1将像素PX和交流信号线ACL隔开，又由于环状导线R1处于***低电压电平或接地电平，因此交流信号会被环状导线R1屏蔽，而确保像素PX的驱动晶体管的源极端不会受到干扰。

值得注意的是，图3中所示出的屏蔽导线ML1、ML2和环状导线R1仅为方便说明的示例，其形状、大小、分布的范围及连接方式可由本领域技术人员依据实际需求进行设计，并不以此为限。

请参考图7A。图7A是根据本公开的部分实施例示出另一种显示元件100的示意图。如图7A所示，显示元件100包含连接导线HL、VL、像素PX和屏蔽层MESH。在部分实施例中，显示元件100还包含交流信号线ACL和辅助电路120。

结构上，和图3的实施例相似，连接导线HL和VL彼此垂直交错形成网格状，定义出多个交错点及多个间隔区块。像素PX配置于交错点上，形成矩阵排列。交流信号线ACL部分位于间隔区块内。而辅助电路120配置于间隔区块内。与图3所示实施例相比，在本实施例中，屏蔽层MESH配置于间隔区块内。换言之，在垂直投影方向(即，Z方向)上，连接导线HL、VL和像素PX皆与屏蔽层MESH相互不重叠。

此外，屏蔽层MESH处于像素PX的驱动晶体管的漏极端的电压电平。在部分实施例中，屏蔽层MESH电性连接像素PX的驱动晶体管的漏极端。换言之，屏蔽层MESH处于***低电压电平(OVSS)或接地电平(0V)。

如此一来，通过在像素PX、辅助电路120和连接导线HL、VL的外的区域填充屏蔽层MESH，便能够防止像素PX的驱动晶体管的源极端或栅极端被交流信号因耦合而产生电性干扰。

请参考图7B。图7B是根据本公开的部分实施例示出另一种显示元件100的示意图。于图7B所示实施例中，与图7A的实施例中相似的元件是以相同的元件符号表示，其操作及结构已于先前段落说明者，于此不再赘述。如图7B所示，显示元件100还包含环状导线RING。结构上，环状导线RING配置环绕像素PX。

此外，环状导线RING亦处于像素PX的驱动晶体管的漏极端的电压电平。在部分实施例中，环状导线RING电性连接像素PX的驱动晶体管的漏极端。在其他部分实施例中，环状导线RING通过接触点(图中未示)电性连接屏蔽层MESH。换言之，环状导线RING亦处于***低电压电平(OVSS)或接地电平(0V)。

如此一来，通过环绕像素PX的环状导线RING，便能够确保像素PX的驱动晶体管的源极端或栅极端不受到交流信号的电性干扰。

需要说明的是，在不冲突的情况下，在本公开各个附图、实施例及实施例中的特征与电路可以相互组合。附图中所示出的电路仅为示例之用，是简化以使说明简洁并便于理解，并非用以限制本公开。此外，上述各实施例中的各个装置、单元及元件可以由各种类型的数字或模拟电路实现，亦可分别由不同的集成电路芯片实现，或整合至单一芯片。上述仅为例示，本公开并不以此为限。

综上所述，本公开通过应用上述各个实施例中，通过屏蔽导线、环状导线及/或屏蔽层将像素PX的驱动晶体管和交流信号线ACL隔开，使得处于***低电压电平或接地电平的屏蔽导线、环状导线及/或屏蔽层能够屏蔽交流信号，而使得驱动晶体管的源极端或栅极端不会受到耦合干扰。

虽然本公开已以实施方式公开如上，然其并非用以限定本公开，所属技术领域技术人员在不脱离本公开的精神和范围内，当可作各种变动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种显示装置，包含：

多个显示元件，所述多个显示元件成阵列排列且相互连接，所述多个显示元件的一者将一交流信号传送至所述多个显示元件的另一者，所述多个显示元件的任一者包含：

一交流信号线，用以传送该交流信号；

一第一连接导线和一第二连接导线，彼此垂直交错；

一像素，该像素配置于该第一连接导线和该第二连接导线彼此交错重叠处，该像素包含一驱动晶体管和一发光元件；

一第一屏蔽导线，该第一屏蔽导线配置于该交流信号线与该像素之间；

一第二屏蔽导线，该第二屏蔽导线配置于该交流信号线与该像素之间；以及

其中，该第一屏蔽导线和该第二屏蔽导线处于该驱动晶体管的漏极端的电压电平。

2.如权利要求1所述的显示装置，其中该第一屏蔽导线配置于该交流信号线与该第一连接导线之间，该第二屏蔽导线配置于该交流信号线与该第二连接导线之间。

3.如权利要求1所述的显示装置，其中所述多个显示元件的一者还包含：

一辅助电路，该辅助电路耦接该交流信号线，该辅助电路用以通过该交流信号线接收或传送该交流信号。

4.如权利要求1所述的显示装置，其中所述多个显示元件的任一者还包含一基板、一第一导体层和一第二导体层，其中该第一连接导线配置于该第一导体层并电性耦接该驱动晶体管的栅极端，该第二连接线配置于该第二导体层并电性耦接该驱动晶体管的源极端。

5.如权利要求4所述的显示装置，其中该第一屏蔽导线配置于该第一导体层，该第二屏蔽导线配置于该第二导体层，该交流信号线配置于该第一导体层或该第二导体层。

6.如权利要求5所述的显示装置，其中该第一屏蔽导线和该第二屏蔽导线通过一接触点电性耦接。

7.如权利要求6所述的显示装置，其中所述多个第一屏蔽导线和所述多个第二屏蔽导线在垂直投影方向上重叠处构成多个环状导线，所述多个环状导线分别环绕所述多个像素。

8.一种显示装置，包含：

多个显示元件，所述多个显示元件成阵列排列且相互连接，所述多个显示元件的一者将一交流信号传送至所述多个显示元件的另一者，所述多个显示元件的任一者包含：

多个第一连接导线和多个第二连接导线，彼此垂直交错定义出多个间隔区块；

多个像素，所述多个像素配置于所述多个第一连接导线和所述多个第二连接导线相互交错重叠处，每个像素包含一驱动晶体管和一发光元件；以及

一屏蔽层，配置于所述多个间隔区块内，该屏蔽层处于所述多个驱动晶体管的漏极端的电压电平，

其中，所述多个第一连接导线、所述多个第二连接导线和所述多个像素在垂直投影方向上与该屏蔽层不重叠。

9.如权利要求8所述的显示装置，其中所述多个显示元件的一者还包含：

一交流信号线，该交流信号线部分位于所述多个间隔区块内；以及

一辅助电路，该辅助电路配置于所述多个间隔区块内，该辅助电路耦接该交流信号线，用以通过该交流信号线传送该交流信号。

10.如权利要求8所述的显示装置，其中所述多个显示元件的一者还包含：

一环状导线，该环状导线配置环绕所述多个像素的一者，该环状导线处于该驱动晶体管的漏极端的电压电平。

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