CN110047807A - 半导体装置 - Google Patents
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Abstract
本发明是一种半导体装置。半导体装置具备第一半导体元件、与第一半导体元件连接的第一散热板、一体地保持第一半导体元件和第一散热板的密封体、以及与第一半导体元件电连接并且从密封体突出的第一端子。第一散热板具有绝缘基板、内侧导体层和外侧导体层。所述外侧导体层在密封体的第一主表面露出。第一端子从密封体的与第一主表面相邻的第一侧面突出。在密封体的第一主表面,在位于外侧导体层与第一侧面之间的范围内,设置有在沿着第一侧面的方向上延伸的至少一个第一槽。
Description
技术领域
本发明涉及半导体装置。
背景技术
日本特开2012-146760公开了一种半导体装置。该半导体装置具备半导体元件、与半导体元件连接的散热板、一体地保持半导体元件和散热板的密封体、以及与半导体元件电连接并且从密封体突出的端子。散热板具有绝缘基板、位于绝缘基板的一侧并且与半导体元件电连接的内侧导体层、以及位于绝缘基板的另一侧的外侧导体层。所述外侧导体层在密封体的主表面露出。端子从密封体的与主表面相邻的侧面突出。
发明内容
一般而言,上述半导体装置与冷却器一起组装于半导体组件,且与散热板相邻地配置冷却器。为了在这样的半导体组件中得到更有效的冷却特性,优选使散热板与相邻的冷却器没有间隙地相邻。为此,优选的是,使供散热板露出的密封体的主表面具有优异的平面度。然而,具有绝缘基板的散热板的线膨胀系数较小,相对于此,保持散热板的密封体的线膨胀系数较大。因此,例如在将密封体成形的工序中的温度变化中,在散热板与密封体之间会产生不均匀的热膨胀,伴随于此,有时会在半导体装置整体产生翘曲变形。在这样的情况下,也可以考虑通过在密封体的成形后对密封体的主表面进行切削加工,从而提高主表面的平面度。然而,即使在半导体装置的制造时对密封体的主表面进行切削加工,也无法避免在半导体装置的使用时产生的翘曲变形。因此,本发明提供能够抑制产生翘曲变形的半导体装置。
本发明的方案的半导体装置具备:第一半导体元件;第一散热板,其与第一半导体元件连接;密封体,其一体地保持第一半导体元件和第一散热板;以及第一端子,其与第一半导体元件电连接,并且从所述密封体突出。第一散热板具有:第一绝缘基板;第一内侧导体层,其位于第一绝缘基板的一侧,并且与第一半导体元件电连接;以及第一外侧导体层,其位于第一绝缘基板的另一侧。所述第一外侧导体层在密封体的第一主表面露出。第一端子从密封体的与第一主表面相邻的第一侧面突出。在密封体的第一主表面,在位于第一外侧导体层与第一侧面之间的范围内,设置有在沿着第一侧面的方向上延伸的至少一个第一槽。
在上述半导体装置中,从密封体的第一侧面突出的第一端子在密封体的内部朝向第一散热板延伸。由于在该第一端子延伸的范围内不存在第一散热板,且该范围的大部分由密封体构成,所以与存在第一散热板的其他范围相比,伴随着温度变化的变形量较大。关于这一点,在上述半导体装置中的密封体的第一主表面,在位于第一外侧导体层与第一侧面之间的范围内,设置有在沿着第一侧面的方向上延伸的至少一个第一槽。根据这样的结构,在前述第一端子延伸的范围内,热变形、伴随着热变形的热应力被设置于第一主表面的第一槽降低。由此,能够抑制在半导体装置产生的翘曲变形。
在上述方案中,也可以是,至少一个第一槽包括多个第一槽,并且在多个第一槽中,越是位于第一侧面的附近的槽,则深度尺寸越大。
在上述方案中,也可以是,半导体装置还具备第二端子,所述第二端子与第一半导体元件电连接,并且从密封体突出。也可以是,第二端子从密封体的位于与第一侧面相反的一侧的第二侧面突出。也可以是,在密封体的第一主表面,在位于第一外侧导体层与第二侧面之间的范围内,还设置有在沿着第二侧面的方向上延伸的至少一个第二槽。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第一槽的数量比至少一个第二槽的数量多。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第一槽的深度尺寸比至少一个第二槽的深度尺寸大。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第一槽的数量比至少一个第二槽的数量多。也可以是,至少一个第一槽的深度尺寸比至少一个第二槽的深度尺寸大。
在上述方案中,也可以是,半导体装置还具备第二散热板,所述第二散热板隔着第一半导体元件与第一散热板对置。也可以是,第二散热板具有:第二绝缘基板;第二内侧导体层,其位于第二绝缘基板的一侧,并且与第一半导体元件电连接;以及第二外侧导体层,其位于第二绝缘基板的另一侧。也可以是,第二散热板的第二外侧导体层在密封体的位于与第一主表面相反的一侧的第二主表面露出。也可以是,在密封体的第二主表面,在位于第二散热板的第二外侧导体层与第一侧面之间的范围内,设置有在沿着第一侧面的方向上延伸的第三槽。
在上述方案中,也可以是,至少一个第三槽包括多个第三槽,并且在多个第三槽中,越是位于第一侧面的附近的槽,则深度尺寸越大。
在上述方案中,也可以是,在密封体的第二主表面,在位于第二外侧导体层与第二侧面之间的范围内,还设置有在沿着第二侧面的方向上延伸的至少一个第四槽。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第三槽的数量比至少一个第四槽的数量多。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第三槽的深度尺寸比至少一个第四槽的深度尺寸大。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第三槽的数量比至少一个第四槽的数量多。也可以是,至少一个第三槽的深度尺寸比至少一个第四槽的深度尺寸大。
在上述方案中,也可以是,半导体装置还具备第二散热板,所述第二散热板隔着第一半导体元件与所述第一散热板对置。也可以是,第二散热板具有:第二绝缘基板;第二内侧导体层,其位于第二绝缘基板的一侧,并且与第一半导体元件电连接;以及第二外侧导体层,其位于第二绝缘基板的另一侧。也可以是,第二散热板的第二外侧导体层在密封体的位于与第一主表面相反的一侧的第二主表面露出。也可以是,在密封体的第二主表面,在位于第二散热板的第二外侧导体层与第一侧面之间的范围内,设置有在沿着第一侧面的方向上延伸的第三槽。
在上述方案中,也可以是,至少一个第三槽包括多个第三槽,并且在多个第三槽中,越是位于第一侧面的附近的槽,则深度尺寸越大。
在上述方案中,也可以是,半导体装置还具备第二端子,所述第二端子与第一半导体元件电连接,并且从密封体突出。也可以是,第二端子从密封体的位于与第一侧面相反的一侧的第二侧面突出。也可以是,在密封体的第二主表面,在位于第二外侧导体层与第二侧面之间的范围内,还设置有在沿着第二侧面的方向上延伸的至少一个第四槽。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第三槽的数量比至少一个第四槽的数量多。
在上述方案中,也可以是,半导体装置的所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大。也可以是,所述至少一个第三槽的深度尺寸比所述至少一个第四槽的深度尺寸大。
在上述方案中,也可以是,第一端子的宽度尺寸比第二端子的宽度尺寸大。也可以是,至少一个第三槽的数量比至少一个第四槽的数量多。也可以是,至少一个第三槽的深度尺寸比至少一个第四槽的深度尺寸大。
在上述方案中,也可以是,半导体装置还具备:第二半导体元件;第三散热板,其与第二半导体元件连接,并且通过密封体与第二半导体元件一体地被保持;以及第三端子,其与第二半导体元件电连接,并且从密封体突出。也可以是,第三散热板具有:第三绝缘基板;第三内侧导体层,其位于第三绝缘基板的一侧,并且与第二半导体元件电连接;以及第三外侧导体层,其位于第三绝缘基板的另一侧。也可以是,第三散热板的第三外侧导体层在密封体的第一主表面露出。也可以是,第三端子从密封体的第一侧面突出。也可以是,至少一个第一槽延伸至位于第三散热板的第三外侧导体层与第一侧面之间的范围。
附图说明
以下,参照附图,对本发明的示例性的实施例的特征、优点及技术和工业上的意义进行说明,附图中相同的附图标记表示相同的部件,并且其中:
图1示出实施例的半导体装置的俯视图。
图2示出实施例的半导体装置的内部构造。
图3示出图1中的III-III线处的剖视图。
图4示出半导体装置由于电力循环而产生了热变形的状态。
图5是示出在图4中的半导体装置的第一主表面上Z轴方向上的位移量相对于距半导体元件端部的X轴方向上的距离的图表。
图6是示出在图4中的半导体装置的第一主表面上Z轴方向上的位移量相对于距半导体元件端部的Y轴方向上的距离的图表。
图7是示出在图4中的半导体装置的第二主表面上Z轴方向上的位移量相对于距半导体元件端部的X轴方向上的距离的图表。
图8是示出在图4中的半导体装置的第二主表面上Z轴方向上的位移量相对于距半导体元件端部的Y轴方向上的距离的图表。
具体实施方式
参照附图,对实施例的半导体装置10进行说明。本实施例的半导体装置10例如能够在电力汽车、混合动力车、燃料电池车等电动汽车中用于换流器、逆变器等电力转换电路。但是,半导体装置10的用途并不被特别限定。半导体装置10能够在各种装置、电路中广泛地采用。
如图1、图2、图3所示,半导体装置10具备第一半导体元件20、第二半导体元件40、密封体2及多个外部连接端子4、5、6、8、9。第一半导体元件20和第二半导体元件40被密封在密封体2的内部。密封体2虽然没有特别限定,但例如由环氧树脂等热固性树脂构成。各个外部连接端子4、5、6、8、9从密封体2的外部延伸至内部,并在密封体2的内部与第一半导体元件20以及第二半导体元件40中的至少一方电连接。作为一例,多个外部连接端子4、5、6、8、9包括作为电力用的P端子4、N端子5及O端子6、和作为信号用的多个第一信号端子8及多个第二信号端子9。在此,P端子4为第一端子的一例,O端子6为第三端子的一例。另外,第一信号端子8为第二端子的一例。
第一半导体元件20具有上表面电极20a和下表面电极20b。上表面电极20a位于第一半导体元件20的上表面,下表面电极20b位于第一半导体元件20的下表面。第一半导体元件20是具有上下一对电极20a、20b的纵型的半导体元件。同样地,第二半导体元件40具有上表面电极(未图示)和下表面电极(未图示)。上表面电极位于第二半导体元件40的上表面,下表面电极位于第二半导体元件40的下表面。即,第二半导体元件40也是具有上下一对电极的纵型的半导体元件。本实施例中的第一半导体元件20和第二半导体元件40为彼此种类相同的半导体元件,详细而言,为内置有IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)和二极管的RC-IGBT(Reverse Conducting IGBT:反向导通IGBT)元件。
但是,第一半导体元件20和第二半导体元件40中的每一个并不限定于RC-IGBT元件,例如也可以是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属氧化物半导体场效应晶体管)元件等其他功率半导体元件。或者,也可以将第一半导体元件20和第二半导体元件40中的每一个置换为二极管元件和IGBT元件(或MOSFET元件)等两个以上的半导体元件。第一半导体元件20和第二半导体元件40的具体结构并不被特别限定,能够采用各种半导体元件。在该情况下,第一半导体元件20和第二半导体元件40也可以为彼此种类不同的半导体元件。另外,第一半导体元件20和第二半导体元件40中的每一个例如能够使用硅(Si)、碳化硅(SiC)或氮化镓(GaN)等各种半导体材料来构成。
半导体装置10还具备第一散热板22、第一导体垫片24及第二散热板26。第一散热板22具有绝缘基板28、位于绝缘基板28的一侧并且与第一半导体元件20电连接的内侧导体层30、以及位于绝缘基板28的另一侧的外侧导体层32。第一散热板22的内侧导体层30和外侧导体层32通过绝缘基板28而相互绝缘。第一散热板22的内侧导体层30经由第一导体垫片24与第一半导体元件20的上表面电极20a电连接。虽然没有特别限定,但在本实施例中,该连接采用锡焊。在第一散热板22与第一导体垫片24之间以及第一导体垫片24与第一半导体元件20之间分别形成有焊锡层23、25。
与第一散热板22同样地,第二散热板26具有绝缘基板34、位于绝缘基板34的一侧并且与第一半导体元件20电连接的内侧导体层36、以及位于绝缘基板34的另一侧的外侧导体层38。第二散热板26的内侧导体层36和外侧导体层38通过绝缘基板34而相互绝缘。第二散热板26的内侧导体层36与第一半导体元件20的下表面电极20b电连接。虽然没有特别限定,但在本实施例中,该连接采用锡焊,在第一半导体元件20与第二散热板26之间形成有焊锡层27。
作为一例,本实施例中的第一散热板22或第二散热板26能够采用DBC(DirectBonded Copper:直接敷铜)基板。第一散热板22的绝缘基板28以及第二散热板26的绝缘基板34例如由氧化铝、氮化硅、氮化铝等这样的陶瓷构成。另外,第一散热板22的内侧导体层30和外侧导体层32以及第二散热板26的内侧导体层36和外侧导体层38中的每一个分别由铜构成。但是,第一散热板22以及第二散热板26并不限定于DBC基板,作为一例,也可以是在第一散热板22的绝缘基板28以及第二散热板26的绝缘基板34的两面接合有高纯度铝的DBA(Direct Bonded Aluminum:直接敷铜铝)基板。对于第一散热板22的绝缘基板28以及第二散热板26的绝缘基板34而言,并不限定于陶瓷,也可以由其他绝缘体构成。对于第一散热板22的内侧导体层30和外侧导体层32以及第二散热板26的内侧导体层36和外侧导体层38而言,并不限定于铜、铝,也可以由其他金属构成。并且,对于第一散热板22的绝缘基板28与各导体层30、32之间及第二散热板26的绝缘基板34与各导体层36、38之间的接合构造而言,也不被特别限定。例如,绝缘基板既可以为AMC(active metal brazed copper:活性金属钎焊铜)基板,也可以为AMB(active metal brazed:活性金属钎焊)基板。
另外,本实施例中的第一导体垫片24由铜构成。但是,对于第一导体垫片24而言,也并不限定于铜,例如,也可以由铜合金或其他金属等其他导体构成。在此,第一导体垫片24并不一定是必须的,但可以确保将第一信号端子8连接于第一半导体元件20时的空间。
第一散热板22的外侧导体层32在位于密封体2的上表面的第一主表面2a露出。由此,第一散热板22不仅构成半导体装置10的一部分,而且还作为主要将第一半导体元件20的热量释放到外部的散热板发挥功能。同样地,第二散热板26的外侧导体层38在位于密封体2的下表面的第二主表面2b露出。由此,第二散热板26也不仅构成半导体装置10的电路的一部分,而且还作为主要将第一半导体元件20的热量释放到外部的散热板发挥功能。像这样,本实施例的半导体装置10具有供第一散热板22的外侧导体层32以及第二散热板26的外侧导体层38在密封体2的两面2a、2b露出的两面冷却构造。但是,半导体装置10并不限定于两面冷却构造,也可以是供第一散热板22的外侧导体层32或第二散热板26的外侧导体层38从密封体2露出的单面冷却构造。
半导体装置10还具备第三散热板42、第二导体垫片44及第四散热板46。第三散热板42具有绝缘基板(未图示)、位于绝缘基板的一侧并且与第二半导体元件40电连接的内侧导体层(未图示)、以及位于绝缘基板的另一侧的外侧导体层52。第三散热板42的内侧导体层和外侧导体层52通过绝缘基板而相互绝缘。第三散热板42的内侧导体层经由第二导体垫片44与第二半导体元件40的上表面电极(未图示)电连接。虽然没有特别限定,但在本实施例中,该连接采用锡焊。在第三散热板42与第二导体垫片44之间以及第二导体垫片44与第二半导体元件40之间分别形成有焊锡层(未图示)。
与第三散热板42同样地,第四散热板46具有绝缘基板54、位于所述绝缘基板54的一侧并且与第二半导体元件40电连接的内侧导体层56、以及位于所述绝缘基板54的另一侧的外侧导体层(未图示)。第四散热板46的内侧导体层56和外侧导体层通过绝缘基板54而相互绝缘。第四散热板46的内侧导体层56与第二半导体元件40的下表面电极电连接。虽然没有特别限定,但在本实施例中,该连接采用锡焊,在第二半导体元件40与第四散热板46之间形成有焊锡层(未图示)。
作为一例,本实施例中的第三散热板42或第四散热板46能够采用DBC(DirectBonded Copper:直接敷铜)基板。第三散热板42的绝缘基板以及第四散热板46的绝缘基板54例如由氧化铝、氮化硅、氮化铝等这样的陶瓷构成。另外,第三散热板42的内侧导体层以及第四散热板46的内侧导体层56和第三散热板42的外侧导体层52以及第四散热板46的外侧导体层中的每一个分别由铜构成。但是,第三散热板42以及第四散热板46并不限定于DBC基板,作为一例,也可以是在第三散热板42的绝缘基板以及第四散热板46的绝缘基板54的两面接合有高纯度铝的DBA(Direct Bonded Aluminum:直接敷铜铝)基板。对于第三散热板42的绝缘基板以及第四散热板46的绝缘基板54而言,并不限定于陶瓷,也可以由其他绝缘体构成。对于第三散热板42的内侧导体层以及第四散热板46的内侧导体层56和第三散热板42的外侧导体层52以及第四散热板46的外侧导体层而言,并不限定于铜、铝,也可以由其他金属构成。并且,对于第三散热板42中的绝缘基板与内侧导体层和绝缘基板与外侧导体层52之间、以及第四散热板46中的绝缘基板54与内侧导体层56和绝缘基板54与外侧导体层之间的接合构造而言,也不被特别限定。
另外,本实施例中的第二导体垫片44由铜构成。但是,对于第二导体垫片44而言,也并不限定于铜,例如,也可以由铜合金或其他金属等其他导体构成。在此,第二导体垫片44并不一定是必须的,但可以确保将第二信号端子9连接于第二半导体元件40时的空间。
第三散热板42的外侧导体层52在位于密封体2的上表面的第一主表面2a露出。由此,第三散热板42不仅构成半导体装置10的一部分,而且还作为主要将第二半导体元件40的热量释放到外部的散热板发挥功能。同样地,第四散热板46的外侧导体层在位于密封体2的下表面的第二主表面2b露出。由此,第四散热板46也不仅构成半导体装置10的电路的一部分,而且还作为主要将第二半导体元件40的热量释放到外部的散热板发挥功能。像这样,本实施例的半导体装置10具有供第三散热板42的外侧导体层52以及第四散热板46的外侧导体层在密封体2的两面2a、2b露出的两面冷却构造。但是,半导体装置10并不限定于两面冷却构造,也可以是供第三散热板42的外侧导体层52或第四散热板46的外侧导体层从密封体2露出的单面冷却构造。
半导体装置10还具有由导体构成的接头60。接头60位于密封体2的内部,作为一例,将第一散热板22的内侧导体层30与第四散热板46的内侧导体层56之间电连接。由此,第一半导体元件20与第二半导体元件40经由接头60串联连接。本实施例的接头60例如可以由铜构成。另外,作为一例,接头60可以通过锡焊而与第一散热板22的内侧导体层30接合,并且通过焊接而与第四散热板46的内侧导体层56接合。但是,上述接头60与第一散热板22的内侧导体层30及第四散热板46的内侧导体层56的接合方法并不被特别限定。
如上所述,作为外部连接端子,半导体装置10具备P端子4、N端子5及O端子6。本实施例中的P端子4、N端子5以及O端子6由铜构成。但是,P端子4、N端子5以及O端子6并不限定于铜,也可以由其他导体构成。P端子4在密封体2的内部与第二散热板26的内侧导体层36接合。N端子5在密封体2的内部与第三散热板42的内侧导体层接合。并且,O端子6与第四散热板46的内侧导体层56接合。作为一例,P端子4以及O端子6通过焊接而分别接合于第二散热板26的内侧导体层36以及第四散热板46的内侧导体层56。另外,作为外部连接端子,半导体装置10还具备多个第一信号端子8以及多个第二信号端子9。本实施例中的多个信号端子8、9分别通过接合线8a、9a与第一半导体元件20以及第二半导体元件40连接。另外,P端子4、N端子5以及O端子6从密封体2的与第一主表面2a相邻的第一侧面2c突出,多个信号端子8、9从密封体2的位于与第一侧面2c相反的一侧的第二侧面2d突出。
除了上述结构之外,本实施例中的半导体装置10可以如以下那样构成。在此,在本说明书公开的技术中,例举P端子4作为第一端子的一例、例举第一信号端子8作为第二端子的一例、例举O端子6作为第三端子的一例来进行说明。如图3所示,从密封体2的第一侧面2c突出的P端子4在密封体2的内部朝向第一散热板22延伸。由于在该P端子延伸的范围内不存在第一散热板22以及第二散热板26,且该范围的大部分由密封体2构成,所以与存在散热板22、26的其他范围相比,伴随着温度变化的变形量较大。关于这一点,在本实施例的半导体装置10的密封体2的第一主表面2a上,在位于第一散热板22的外侧导体层32与第一侧面2c之间的范围内,设置有在沿着第一侧面2c的方向上延伸的第一槽12。根据这样的结构,在前述第一端子延伸的范围内,热变形、伴随着热变形的热应力被设置于第一主表面2a的第一槽12降低。由此,能够抑制在半导体装置10产生的翘曲变形。
上述第一槽12可以为一个,但也可以如本实施例那样形成有多个。在该情况下,优选的是,多个第一槽12形成为越是位于第一侧面2c的附近的槽,则深度尺寸越大。根据这样的结构,在容易产生较大的应力的第一侧面2c的附近,能够充分地缓和热变形、由热变形引起的热应力,能够有效地抑制在半导体装置10产生的翘曲变形。
同样地,在本实施例的半导体装置10中,从密封体2的第二侧面2d突出的第一信号端子8朝向第一散热板22延伸。在该情况下,优选的是,在第一主表面2a上,在位于第一散热板22的外侧导体层32与第二侧面2d之间的范围内,设置有在沿着第二侧面2d的方向上延伸的第二槽14。与相对于P端子4的第一槽12同样地,该第二槽14相对于第一信号端子8设置。此时,由于P端子4的宽度尺寸比第一信号端子8的宽度尺寸大,所以P端子4的刚性比第一信号端子8的刚性高。在这样的情况下,优选的是,使第一槽12的数量比第二槽14的数量多。由此,能够使P端子4侧的密封体2的刚性下降,能够在P端子4侧与第一信号端子8侧之间降低在半导体装置10产生的应力之差。由此,能够有效地抑制半导体装置10的翘曲变形。
如上述那样,由于P端子4的宽度尺寸比第一信号端子8的宽度尺寸大,所以P端子4的刚性比第一信号端子8的刚性高。在该情况下,也可以是,至少一个第一槽12的深度尺寸形成为比至少一个第二槽14的深度尺寸大。利用这样的结构,也能够使P端子4侧的密封体2的刚性下降,能够在P端子4侧与第一信号端子8侧之间降低在半导体装置10产生的应力之差。由此,能够抑制半导体装置10的翘曲变形。
如上述那样,本实施例的半导体装置10具备第二散热板26。在该情况下,与第一主表面2a同样地,优选的是,在第二主表面2b上,在位于第二散热板26的外侧导体层38与第一侧面2c之间的范围内,也设置有在沿着第一侧面2c的方向上延伸的第三槽16。由此,与第一槽12同样地,能够抑制在半导体装置10产生的翘曲变形。而且,第三槽16也可以设置有多个,在该情况下,优选的是,形成为越是位于第一侧面2c的附近的槽,则深度尺寸越大。根据这样的结构,在容易产生较大的应力的第一侧面2c的附近,能够充分地缓和热变形、由热变形引起的热应力,能够有效地抑制在半导体装置10产生的翘曲变形。
另外,在本实施例的半导体装置10中,与第一主表面2a同样地,优选的是,在第二主表面2b上,在位于第二散热板26的外侧导体层38与第二侧面2d之间的范围内,也设置有在沿着第二侧面2d的方向上延伸的第四槽18。由此,与第二槽14同样地,能够抑制在半导体装置10产生的翘曲变形。此时,由于P端子4的宽度尺寸比第一信号端子8的宽度尺寸大,所以P端子4的刚性比第一信号端子8的刚性高。在这样的情况下,优选的是,使第三槽16的数量比第四槽18的数量多。由此,能够使P端子4侧的密封体2的刚性下降,能够在P端子4侧与第一信号端子8侧之间降低在半导体装置10产生的应力之差。由此,能够有效地抑制半导体装置10的翘曲变形。
如上述那样,由于P端子4的宽度尺寸比第一信号端子8的宽度尺寸大,所以P端子4的刚性比第一信号端子8的刚性高。在该情况下,也可以是,至少一个第三槽16的深度尺寸形成为比至少一个第四槽18的深度尺寸大。利用这样的结构,也能够使P端子4侧的密封体2的刚性下降,能够在P端子4侧与第一信号端子8侧之间降低在半导体装置10产生的应力之差。由此,能够抑制半导体装置10的翘曲变形。
而且,本实施例的半导体装置10还具备第三散热板42、第四散热板46。并且,从密封体2的第一侧面2c突出的O端子6朝向第三散热板42以及第四散热板46延伸,从密封体2的第二侧面2d突出的第二信号端子9朝向第三散热板42以及第四散热板46延伸。在这样的结构的情况下,第一槽12可以延伸至位于第三散热板42的外侧导体层52与第一侧面2c之间的范围,第二槽14可以延伸至位于第三散热板42的外侧导体层52与第二侧面2d之间的范围。同样地,第三槽16可以延伸至位于第四散热板46的外侧导体层与第一侧面2c之间的范围,第四槽18可以延伸至位于第四散热板46的外侧导体层与第二侧面2d之间的范围。
在本实施例中,半导体装置10具备第一半导体元件20和第二半导体元件40这两个半导体元件,但半导体元件的数量并不被特别限定,也可以具备一个或三个以上的半导体元件。另外,在半导体装置10中,第一散热板22和第三散热板42分别具有分体的绝缘基板,但上述散热板的构造并不被特别限定,例如也可以是第一散热板22与第三散热板42的绝缘基板成为一体的构造。但是,由于绝缘基板成为一体,因此在散热板22、42与密封体2之间有可能会产生更不均匀的热膨胀,在这一点上,本实施例的构造更为优越。在第二散热板26以及第四散热板46中,也与上述情况相同。
接下来,示出通过CAE(Computer Aided Engineering:计算机辅助工程)解析求解在半导体装置10产生的翘曲变形的位移量而得到的结果。在此,在半导体装置10中,将反复进行通电和停止通电的电力循环反复进行多次。即,半导体装置10的内部温度反复产生从低温到高温的温度变动。如根据图4所理解的那样,在多次电力循环之后,在X轴方向和Y轴方向上,半导体装置10会产生由热应力引起的Z轴方向上的位移。但是,在图4中,夸张地图示出在半导体装置10产生的翘曲变形。图5、图6分别示出在半导体装置10的翘曲变形中图4中的第一主表面2a上的相对于距第一半导体元件20的端部E的X轴方向以及Y轴方向上的距离的、Z轴方向上的位移量。另外,同样地,图7、图8分别示出在半导体装置10的翘曲变形中位于与图4中的第一主表面2a相反的一侧的第二主表面2b上的相对于距第一半导体元件20的端部E的X轴方向以及Y轴方向上的距离的、Z轴方向上的位移量。在图5-图8中,作为比较例,还一并示出以往构造的半导体装置的数据。在此,以往构造的半导体装置采用具备不具有绝缘基板的散热板且在半导体装置的密封体的主表面上未设置有槽的构造。另外,图5-图8中的A表示本实施例的半导体装置10的数据,B表示以往构造的半导体装置的数据。在第一主表面侧、第二主表面侧中的任一侧的情况下,本实施例的半导体装置10的Z轴方向上的位移量均比以往构造小。根据以上内容,可以理解本说明书公开的技术的应用能够抑制在半导体装置10的使用时产生的翘曲变形。
另外,在半导体装置的制造时,作为改善半导体装置的散热板的平面度的其他方法,还可以考虑在将密封体成形的工序之后,对半导体装置的散热面例如实施切削加工等。在该情况下,半导体装置的密封体的部分例如通过卡盘等固定工具进行固定,并实施加工。然而,在将半导体装置从固定工具卸下时,会产生弹性变形等,作为结果,有可能会在半导体装置产生翘曲变形。在这样的制造时的翘曲变形中,通过应用本说明书公开的技术,从而也能够抑制半导体装置10的翘曲变形。
以上,对一些具体例进行了详细说明,但这些具体例只不过为例示,并不对权利要求保护的范围进行限定。在权利要求保护的范围记载的技术中包含有对以上例示的具体例进行各种变形、变更而得到的实施方式。在本说明书或附图中说明的技术要素能够单独或通过各种组合而发挥技术上的有用性。
Claims (19)
1.一种半导体装置,其特征在于,包括:
第一半导体元件;
第一散热板,其与所述第一半导体元件连接;
密封体,其一体地保持所述第一半导体元件和所述第一散热板;以及
第一端子,其与所述第一半导体元件电连接,并且从所述密封体突出,其中,
所述第一散热板具有:
第一绝缘基板;
第一内侧导体层,其位于所述第一绝缘基板的一侧,并且与所述第一半导体元件电连接;以及
第一外侧导体层,其位于所述绝缘基板的另一侧,
所述第一外侧导体层在所述密封体的第一主表面露出,
所述第一端子从所述密封体的与所述第一主表面相邻的第一侧面突出,在所述密封体的所述第一主表面,在位于所述第一外侧导体层与所述第一侧面之间的范围内,设置有在沿着所述第一侧面的方向上延伸的至少一个第一槽。
2.根据权利要求1所述的半导体装置,其特征在于,
所述至少一个第一槽包括多个第一槽,并且在所述多个第一槽中,越是位于所述第一侧面的附近的槽,则深度尺寸越大。
3.根据权利要求1所述的半导体装置,其特征在于,
所述半导体装置还包括第二端子,所述第二端子与所述第一半导体元件电连接,并且从所述密封体突出,其中,
所述第二端子从所述密封体的位于与所述第一侧面相反的一侧的第二侧面突出,在所述密封体的所述第一主表面,在位于所述第一外侧导体层与所述第二侧面之间的范围内,还设置有在沿着所述第二侧面的方向上延伸的至少一个第二槽。
4.根据权利要求3所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第一槽的数量比所述至少一个第二槽的数量多。
5.根据权利要求3所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第一槽的深度尺寸比所述至少一个第二槽的深度尺寸大。
6.根据权利要求3所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,
所述至少一个第一槽的数量比所述至少一个第二槽的数量多,
所述至少一个第一槽的深度尺寸比所述至少一个第二槽的深度尺寸大。
7.根据权利要求3所述的半导体装置,其特征在于,
所述半导体装置还包括第二散热板,所述第二散热板隔着所述第一半导体元件与所述第一散热板对置,其中,
所述第二散热板具有:
第二绝缘基板;
第二内侧导体层,其位于所述第二绝缘基板的一侧,并且与所述第一半导体元件电连接;以及
第二外侧导体层,其位于所述第二绝缘基板的另一侧,
所述第二散热板的所述第二外侧导体层在所述密封体的位于与所述第一主表面相反的一侧的第二主表面露出,
在所述密封体的所述第二主表面,在位于所述第二散热板的所述第二外侧导体层与所述第一侧面之间的范围内,设置有在沿着所述第一侧面的方向上延伸的至少一个第三槽。
8.根据权利要求7所述的半导体装置,其特征在于,
所述至少一个第三槽包括多个第三槽,并且在所述多个第三槽中,越是位于所述第一侧面的附近的槽,则深度尺寸越大。
9.根据权利要求7所述的半导体装置,其特征在于,
在所述密封体的所述第二主表面,在位于所述第二外侧导体层与所述第二侧面之间的范围内,还设置有在沿着所述第二侧面的方向上延伸的至少一个第四槽。
10.根据权利要求9所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第三槽的数量比所述至少一个第四槽的数量多。
11.根据权利要求9所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第三槽的深度尺寸比所述至少一个第四槽的深度尺寸大。
12.根据权利要求9所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,
所述至少一个第三槽的数量比所述至少一个第四槽的数量多,
所述至少一个第三槽的深度尺寸比所述至少一个第四槽的深度尺寸大。
13.根据权利要求1或2所述的半导体装置,其特征在于,
所述半导体装置还包括第二散热板,所述第二散热板隔着所述第一半导体元件与所述第一散热板对置,其中,
所述第二散热板具有:
第二绝缘基板;
第二内侧导体层,其位于所述第二绝缘基板的一侧,并且与所述第一半导体元件电连接;以及
第二外侧导体层,其位于所述第二绝缘基板的另一侧,
所述第二散热板的所述第二外侧导体层在所述密封体的位于与所述第一主表面相反的一侧的第二主表面露出,
在所述密封体的所述第二主表面,在位于所述第二散热板的所述第二外侧导体层与所述第一侧面之间的范围内,设置有在沿着所述第一侧面的方向上延伸的至少一个第三槽。
14.根据权利要求13所述的半导体装置,其特征在于,
所述至少一个第三槽包括多个第三槽,并且在所述多个第三槽中,越是位于所述第一侧面的附近的槽,则深度尺寸越大。
15.根据权利要求13所述的半导体装置,其特征在于,
所述半导体装置还包括第二端子,所述第二端子与所述第一半导体元件电连接,并且从所述密封体突出,其中,
所述第二端子从所述密封体的位于与所述第一侧面相反的一侧的第二侧面突出,在所述密封体的所述第二主表面,在位于所述第二外侧导体层与所述第二侧面之间的范围内,还设置有在沿着所述第二侧面的方向上延伸的至少一个第四槽。
16.根据权利要求15所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第三槽的数量比所述至少一个第四槽的数量多。
17.根据权利要求15所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,所述至少一个第三槽的深度尺寸比所述至少一个第四槽的深度尺寸大。
18.根据权利要求15所述的半导体装置,其特征在于,
所述第一端子的宽度尺寸比所述第二端子的宽度尺寸大,
所述至少一个第三槽的数量比所述至少一个第四槽的数量多,
所述至少一个第三槽的深度尺寸比所述至少一个第四槽的深度尺寸大。
19.根据权利要求1~18中任一项所述的半导体装置,其特征在于,
所述半导体装置还包括:
第二半导体元件;
第三散热板,其与所述第二半导体元件连接,并且通过所述密封体与所述第二半导体元件一体地被保持;以及
第三端子,其与所述第二半导体元件电连接,并且从所述密封体突出,其中,
所述第三散热板具有:
第三绝缘基板;
第三内侧导体层,其位于所述第三绝缘基板的一侧,并且与所述第二半导体元件电连接;以及
第三外侧导体层,其位于所述第三绝缘基板的另一侧,
所述第三散热板的所述第三外侧导体层在所述密封体的所述第一主表面露出,
所述第三端子从所述密封体的所述第一侧面突出,所述至少一个第一槽延伸至位于所述第三散热板的所述第三外侧导体层与所述第一侧面之间的范围。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018005643A JP7040032B2 (ja) | 2018-01-17 | 2018-01-17 | 半導体装置 |
JP2018-005643 | 2018-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110047807A true CN110047807A (zh) | 2019-07-23 |
CN110047807B CN110047807B (zh) | 2023-04-21 |
Family
ID=67213323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910042011.9A Active CN110047807B (zh) | 2018-01-17 | 2019-01-17 | 半导体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10600717B2 (zh) |
JP (1) | JP7040032B2 (zh) |
CN (1) | CN110047807B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP6771447B2 (ja) * | 2017-09-29 | 2020-10-21 | 日立オートモティブシステムズ株式会社 | パワー半導体装置およびそれを用いた電力変換装置 |
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JP7024900B1 (ja) | 2021-02-19 | 2022-02-24 | 富士電機株式会社 | 半導体装置 |
CN117321756A (zh) * | 2021-05-18 | 2023-12-29 | 罗姆股份有限公司 | 半导体器件 |
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-
2018
- 2018-01-17 JP JP2018005643A patent/JP7040032B2/ja active Active
-
2019
- 2019-01-08 US US16/242,398 patent/US10600717B2/en active Active
- 2019-01-17 CN CN201910042011.9A patent/CN110047807B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
US20190221496A1 (en) | 2019-07-18 |
JP2019125708A (ja) | 2019-07-25 |
US10600717B2 (en) | 2020-03-24 |
CN110047807B (zh) | 2023-04-21 |
JP7040032B2 (ja) | 2022-03-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
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|
TA01 | Transfer of patent application right | ||
GR01 | Patent grant | ||
GR01 | Patent grant |