JP2008227403A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】メモリセルの高集積化、微細化が可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられたビットライン１２と、半導体基板１０表面に沿って設けられ、トンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０と、ビットライン１２間の中央部の半導体基板１０表面に設けられ、ＯＮＯ膜２０の側面に接する酸化膜３４と、を具備し、酸化膜３４の膜厚がトンネル酸化膜１４とトップ酸化膜１８との合計膜厚より厚く、ＯＮＯ膜２０の膜厚より薄い半導体装置である。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、より詳細には、１トランジスタに２つの電荷蓄積領域を有する不揮発性メモリを備えた半導体装置およびその製造方法に関する。
近年、データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電子を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜中のトラップ層に電子を蓄積させるＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）が開示されている。
図１は従来例に係るフラッシュメモリの断面図である。図１を参照に、半導体基板１０にソースおよびドレインを兼ねるビットライン１２が設けられている。半導体基板１０上にはトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上にゲートを兼ねるワードライン２２が設けられている。
フラッシュメモリにおいて、データの書き込み方法として、ホットエレクトロン効果もしくはＦＮトンネル効果を用いてトラップ層１６に電子を注入する方法がある。また、データの消去方法として、ホットホール効果もしくはＦＮトンネル効果を用いてトラップ層１６から電子を取り除く方法がある。従来例においては、データの書き込み方法として一般的にホットエレクトロン効果を用いてトラップ層１６に電子を注入する方法が用いられる。この方法によれば、ビットライン１２（ＢＬ１）とビットライン１２（ＢＬ２）とのソースとドレインとを入れ替えることで２つの電荷蓄積領域２４にそれぞれ独立して電子を注入することができる。このため、１つのトランジスタに２ビットを記憶させることができる。また、データの消去方法として一般的にホットホール効果を用いてトラップ層１６から電子を取り除く方法が用いられる。
米国特許第６０１１７２５号明細書
メモリセルの高集積化、微細化が進むと、チャネル２６の長さが短くなるため、２つの電荷蓄積領域２４は互いに接近する。このため、２つの電荷蓄積領域２４に蓄積された電子が互いに干渉し合うようになり、結果として、互いの電子の切り分け（つまり、データの読み分け）が難しくなる。
また、ホットホール効果を用いたデータの消去方法では、チャネル２６の長さが短くなると、パンチスルー現象が発生する。パンチスルー現象とは、ビットライン１２間（ＢＬ１とＢＬ２との間）に高電界を印加した場合に、ビットライン１２（ＢＬ１）とビットライン１２（ＢＬ２）との空乏層が繋がり、電流を制御できなくなる現象をいう。これにより、電子の消去効率が著しく低下する。また、ＦＮトンネル効果を用いてデータの消去を行うと、ビットライン１２間の中央部のトラップ層１６にホールが蓄積したように見かけ上なる過消去が発生する。これは、ビットライン１２間の中央部のトラップ層１６に電子が蓄積されていないため起こるものである。ホットエレクトロン効果を用いてトラップ層１６に電子を蓄積する方法では、ビットライン１２間の中央部に電子を注入することができないため、一度過消去が発生すると継続してしまう。このため、基本的にＦＮトンネル効果によるデータの消去方法を用いることはできない。以上のように、従来例ではメモリセルの高密度化、微細化が難しいという課題がある。
本発明は、上記課題に鑑みなされたものであり、メモリセルの高集積化、微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、半導体基板内に設けられたビットラインと、前記半導体基板表面に沿って設けられ、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜と、前記半導体基板表面に沿った前記ビットライン間の中央部の前記半導体基板表面に設けられ、前記ＯＮＯ膜の側面に接する酸化膜と、を具備し、前記酸化膜の膜厚は前記トンネル酸化膜の膜厚と前記トップ酸化膜の膜厚との合計膜厚より厚く、前記ＯＮＯ膜の膜厚より薄いことを特徴とする半導体装置である。本発明によれば、電荷蓄積領域に蓄積した電子の干渉を抑制することができ、また、ＦＮトンネル効果により電荷蓄積層から電子を取り除くことができる。よって、メモリセルの高集積化、微細化が可能となる。
上記構成において、前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記ＯＮＯ膜の膜厚より厚い絶縁膜を具備する構成とすることができる。
上記構成において、前記ビットライン間の前記半導体基板に設けられ、前記ビットラインに接する溝部と、前記溝部の内面に沿って設けられた前記ＯＮＯ膜と、を具備する構成とすることができる。この構成によれば、チャネルの長さを長くすることができる。よって、メモリセルの高集積化、微細化が一層可能となる。
上記構成において、前記酸化膜の膜厚は前記ＯＮＯ膜の酸化膜換算膜厚と同じ厚さである構成とすることができる。この構成によれば、ＦＮトンネル効果を用いて電荷蓄積層から電子を取り除く際、酸化膜およびトラップ層にかかる電界強度を均一にすることができる。よって、電荷蓄積層から効率よく電子を取り除くことが可能となる。
本発明は、半導体基板内に設けられたビットラインと、前記半導体基板表面に沿って設けられ、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜と、を具備し、前記半導体基板表面に沿った前記ビットライン間の中央部の前記トラップ層の膜厚が前記ビットラインに接する部分の前記トラップ層の膜厚より薄いことを特徴とする半導体装置である。本発明によれば、ビットライン間の中央部のトラップ層に蓄積する電子の量を少なくすることができる。このため、電荷蓄積領域に蓄積した電子の干渉を緩和することができる。
上記構成において、前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記ＯＮＯ膜の膜厚より厚い絶縁膜を具備する構成とすることができる。
上記構成において、前記ビットライン間の前記半導体基板に設けられ、前記ビットラインに接する溝部と、前記溝部の内面に沿って設けられた前記ＯＮＯ膜と、を具備する構成とすることができる。この構成によれば、チャネルの長さを長くすることができる。よって、メモリセルの高集積化、微細化が一層可能となる。
上記構成において、前記ビットライン間の中央部の前記ＯＮＯ膜の酸化膜換算膜厚は前記ビットラインに接する部分の前記ＯＮＯ膜の酸化膜換算膜厚と同じ厚さである構成とすることができる。また、上記構成において、前記ＯＮＯ膜に接するように設けられたワードラインを具備する構成とすることができる。
本発明は、半導体基板内のビットラインを形成する工程と、前記半導体基板表面に沿って、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜を形成する工程と、前記半導体基板表面に沿った前記ビットライン間の中央部の前記トップ酸化膜をエッチングする工程と、前記トップ酸化膜をエッチングした部分の下の前記トラップ層を酸化する工程と、を有することを特徴とする半導体装置の製造方法。本発明によれば、ビットライン間の中央部に、トンネル酸化膜とトップ酸化膜との合計膜厚より厚く、ＯＮＯ膜の膜厚より薄い酸化膜を容易に形成することができる。
上記構成にて、前記ビットライン間の前記半導体基板内に前記ビットラインに接するような溝部を形成する工程と、前記溝部の内面に沿って前記ＯＮＯ膜を形成する工程と、を有する構成とすることができる。この構成によれば、チャネルの長さが長い半導体装置を得ることができる。
本発明は、半導体基板表面にトンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上にマスク層を形成する工程と、前記マスク層をマスクとして前記半導体基板内にビットラインを形成する工程と、前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記マスク層により規定され、前記ＯＮＯ膜の膜厚より厚い絶縁膜を形成する工程と、前記ＯＮＯ膜上の前記絶縁膜の側壁に設けた第１サイドウォール層をマスクとして、前記トップ酸化膜をエッチングする工程と、前記トップ酸化膜をエッチングした部分の下の前記トラップ層を酸化する工程と、を有することを特徴とする半導体装置の製造方法。本発明によれば、ビットラインに自己整合的に、トンネル酸化膜とトップ酸化膜との合計膜厚より厚く、ＯＮＯ膜の膜厚より薄い酸化膜を形成することができる。
上記構成において、前記マスク層は窒化シリコン膜である構成とすることができる。この構成によれば、ウエットエッチングでマスク層を除去することができるため、トップ酸化膜にダメージを与えずにマスク層を除去することができる。
上記構成において、前記マスク層はポリシリコン膜である構成とすることができる。
上記構成において、前記トラップ層を酸化する工程は、前記トップ酸化膜の側壁に形成された第２サイドウォール層をマスクとして、前記トラップ層を酸化する工程を含む構成とすることができる。この構成によれば、酸化膜の幅を狭くすることができる。よって、メモリセルが高集積化、微細化しても、電荷蓄積領域を広くすることができる。
上記構成において、前記トラップ層を酸化する工程は、低温ラジカル酸化により前記トラップ層を酸化する工程である構成とすることができる。この構成によれば、速い酸化速度で、トップ酸化膜越しにトラップ層の酸化をすることができる。
上記構成において、前記トラップ層を酸化する工程は、前記トラップ層を全て酸化する工程である構成とすることができる。この構成によれば、電荷蓄積領域に蓄積する電子の干渉を抑制することができ、また、ＦＮトンネル効果により電荷蓄積層から電子を取り除くことができる。
上記構成において、前記トラップ層を酸化する工程は、前記トラップ層の一部を残存するように前記トラップ層を酸化する工程である構成とすることができる。この構成によれば、ビットライン間の中央部のトラップ層に蓄積する電子の量を少なくすることができるため、電荷蓄積領域に蓄積する電子の干渉を緩和することができる。
上記構成において、前記トップ酸化膜をエッチングする工程は、前記トップ酸化膜が残存するように前記トップ酸化膜をエッチングする工程であり、前記トップ酸化膜のエッチング量をＤ、前記トラップ層の酸化量をＡとしたとき、Ｄ＝Ａ／２の関係を満たす構成とすることができる。この構成によれば、酸化膜換算膜厚を同じ厚さにすることができる。
上記構成において、前記トップ酸化膜をエッチングする工程は、前記トップ酸化膜を全てエッチングする工程であり、前記トップ酸化膜の膜厚をＴ、前記トラップ層の酸化量をＡとしたとき、Ｔ＝Ａの関係を満たす構成とすることができる。この構成によれば、酸化膜換算膜厚を同じ厚さにすることができる。
本発明によれば、電荷蓄積層に蓄積した電子の干渉を抑制することができ、また、ＦＮトンネル効果により電荷蓄積層から電子を取り除くことができる。よって、メモリセルの高集積化、微細化が可能となる。
以下、図面を参照に本発明の実施例を説明する。
図２（ａ）は実施例１に係るフラッシュメモリの上視図であり、図２（ｂ）は図２（ａ）のＡ−Ａ間の断面図である。図２（ｃ）は図２（ｂ）の領域Ｂの拡大図である。なお、図２（ａ）において、層間絶縁膜２８、配線層３０、保護膜３２、ＯＮＯ膜２０および酸化膜３４は図示を省略している。図３（ａ）は図２（ａ）のＡ−Ａ間に相当する箇所の比較例に係るフラッシュメモリの断面図であり、図３（ｂ）は図３（ａ）の領域Ｂの拡大図である。図２（ａ）を参照に、実施例１に係るフラッシュメモリは、Ｐ型シリコン基板（または、Ｐ型シリコン領域を有する半導体基板）である半導体基板１０にＮ型拡散層からなりソースおよびドレインを兼ねるビットライン１２と、例えばポリシリコン膜からなりゲートを兼ねるワードライン２２と、が交差して設けられている。
図２（ｂ）を参照に、半導体基板１０内にビットライン１２が設けられている。ビットライン１２上の半導体基板１０表面に、酸化シリコン膜であるトンネル酸化膜１４、窒化シリコン膜であるトラップ層１６および酸化シリコン膜であるトップ酸化膜１８が順次設けられており、ＯＮＯ膜２０を形成している。ビットライン１２間の中央部の半導体基板１０表面に、酸化シリコン膜である酸化膜３４が設けられている。酸化膜３４はＯＮＯ膜２０の側面に接している。これにより、トラップ層１６はビットライン１２間の中央部で分離している。ＯＮＯ膜２０に接するようにワードライン２２が設けられている。ワードライン２２上に、例えば酸化シリコン膜である層間絶縁膜２８が設けられている。層間絶縁膜２８上でビットライン１２の上方にあたる場所に、例えばアルミニウムや銅である配線層３０が設けられている。配線層３０を覆うように、例えば酸化シリコン膜である保護膜３２が設けられている。
図２（ｃ）を参照に、トンネル酸化膜１４の膜厚をＴ１、トラップ層１６の膜厚をＴ２、トップ酸化膜１８の膜厚をＴとし、酸化膜３４の膜厚をＴ３とする。酸化膜３４の膜厚Ｔ３は、ＯＮＯ膜２０の酸化膜換算膜厚（以下、ＥＯＴ）と同じ厚さである。なお、ＥＯＴとは、各材料の誘電率を酸化シリコン膜の誘電率に換算した場合の各材料の膜厚をいう。例えば、窒化シリコン膜の誘電率は酸化シリコン膜の約２倍であるため、ＥＯＴは約１／２倍となる。これより、ＯＮＯ膜２０のＥＯＴはトンネル酸化膜１４の膜厚Ｔ１とトラップ層１６の膜厚Ｔ２の１／２倍とトップ酸化膜１８の膜厚Ｔとの合計（Ｔ１＋Ｔ２／２＋Ｔ）となる。したがって、酸化膜３４の膜厚Ｔ３は、トンネル酸化膜１４の膜厚Ｔ１とトップ酸化膜１８の膜厚Ｔとの合計膜厚（Ｔ１＋Ｔ）より厚くなり、ＯＮＯ膜２０の膜厚（Ｔ１＋Ｔ２＋Ｔ）より薄くなる。
図３（ａ）および図３（ｂ）を参照に、比較例に係るフラッシュメモリは、酸化膜３４の膜厚Ｔ３はトンネル酸化膜１４の膜厚Ｔ１とトップ酸化膜１８の膜厚Ｔとの合計膜厚（Ｔ１＋Ｔ）以下の厚さになっている。その他の構成については、実施例１と同じであり図２（ａ）から図２（ｃ）に示しているので説明を省略する。なお、図３（ａ）において、層間絶縁膜２８、配線層３０および保護膜３２は図示を省略（以下、実施例２から実施例５においても同様に省略）している。
次に、図４（ａ）から図５（ｂ）を用い実施例１に係るフラッシュメモリの製造方法について説明する。図４（ａ）を参照に、Ｐ型シリコン基板（または、Ｐ型シリコン領域を有する半導体基板）である半導体基板１０に、例えば砒素イオンを注入し、その後熱処理することでＮ型拡散層であるビットライン１２を形成する。図４（ｂ）を参照に、半導体基板１０表面に沿って酸化シリコン膜からなるトンネル酸化膜１４を形成する。トンネル酸化膜１４上に窒化シリコン膜からなるトラップ層１６を形成する。トラップ層１６上に酸化シリコン膜からなるトップ酸化膜１８を形成する。トンネル酸化膜１４およびトップ酸化膜１８の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または熱酸化法を用いることができる。トラップ層１６の形成は、例えばプラズマＣＶＤ法を用いることができる。これにより、半導体基板１０表面にトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が形成される。図４（ｃ）を参照に、所定のパターンに形成したフォトレジストを用い、ビットライン１２間の中央部のトップ酸化膜１８をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチングする。この時、トップ酸化膜１８が残存するようエッチングをする。
図５（ａ）を参照に、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を全て低温ラジカル酸化する。これにより、ビットライン１２間の中央部に、トンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４が形成される。このため、トラップ層１６はビットライン１２間の中央部で分離する。図５（ｂ）を参照に、ＯＮＯ膜２０に接するように、例えばポリシリコン膜からなるワードライン２２を形成する。さらに、層間絶縁膜２８、配線層３０および保護膜３２を形成する。これにより、実施例１に係るフラッシュメモリが完成する。
次に、図６（ａ）から図６（ｃ）を用い、比較例に係るフラッシュメモリの製造方法を説明する。ビットライン１２を形成する工程は実施例１と同じであり、図４（ａ）に図示しているので説明を省略する。図６（ａ）を参照に、半導体基板１０表面に酸化シリコン膜からなるトンネル酸化膜１４および窒化シリコン膜からなるトラップ層１６を順次形成する。図６（ｂ）を参照に、所定のパターンに形成したフォトレジストを用い、ビットライン１２間の中央部のトラップ層１６をＲＩＥ法を用いてエッチングする。図６（ｃ）を参照に、トンネル酸化膜１４およびトラップ層１６上に酸化シリコン膜からなるトップ酸化膜１８を形成する。これにより、ビットライン１２上の半導体基板１０表面にトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が形成される。また、ビットライン１２間の中央部の半導体基板１０表面には、トンネル酸化膜１４およびトップ酸化膜１８からなる酸化膜３４が形成される。ＯＮＯ膜２０に接するようにワードライン２２を形成する。さらに、層間絶縁膜２８、配線層３０および保護膜３２（図示は省略）を形成する。これにより、比較例に係るフラッシュメモリが完成する。
実施例１によれば、図２（ｂ）に示すように、ビットライン１２間の中央部の半導体基板１０表面に酸化膜３４が設けられている。これにより、トラップ層１６はビットライン１２間の中央部で分離している。このため、メモリセルが微細化され、チャネル２６の長さが短くなった場合でも、２つの電荷蓄積領域２４に蓄積した電子の干渉を抑制することが可能となる。これにより、２つの電荷蓄積領域２４に記憶したデータを読み出す際のデータの読み分け性を向上させることができる。
また、実施例１によれば、図２（ｂ）に示すように、トラップ層１６はビットライン１２間の中央部には存在しない。このため、従来例において、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル効果を用いたデータの消去方法で課題であった過消去が実施例１では発生しない。よって、実施例１では、データの消去方法にＦＮトンネル効果を用いることができる。なお、ＦＮトンネル効果によるデータ消去方法とは、例えばゲートを兼ねるワードライン２２をグランドに接地し、ワードライン２２と半導体基板１０との間に高電界を印加する。これにより、電荷蓄積領域２４から電子を取り除く方法である。ＦＮトンネル効果を用いると、２つの電荷蓄積領域２４から電子を一括消去することができる。
比較例は、図６（ｃ）に示すように、トンネル酸化膜１４上にトップ酸化膜１８を形成することで、トンネル酸化膜１４およびトップ酸化膜１８からなる酸化膜３４を形成している。比較例では、酸化膜３４の膜厚Ｔ３は、トンネル酸化膜１４の膜厚Ｔ１とトップ酸化膜１８の膜厚Ｔの合計膜厚（Ｔ１＋Ｔ）もしくは合計膜厚より薄く（トラップ層１６をエッチングする際のオーバーエッチングのため）なる。ビットライン１２上のＯＮＯ膜２０のＥＯＴはトンネル酸化膜１４の膜厚Ｔ１とトラップ層１６の膜厚Ｔ２の約１／２倍とトップ酸化膜１８の膜厚Ｔとの合計膜厚（Ｔ１＋Ｔ２／２＋Ｔ）である。つまり、比較例では、酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとを合わせることは不可能である。
一方、実施例１は、図５（ａ）に示すように、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を全て低温ラジカル酸化することで、トンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４を形成している。また、ビットライン１２間の中央部のトップ酸化膜１８のエッチングは、トップ酸化膜１８が残存するようにエッチングしている。トップ酸化膜１８が残存した状態でトップ酸化膜１８の下のトラップ層１６を低温ラジカル酸化すると、低温ラジカル酸化前後で総膜厚は変化しない。図７はこのことを確認するために行った実験の結果である。図７の左図はＯＮＯ膜２０に低温ラジカル酸化を行う前、図７の右図はトラップ層１６を９ｎｍ低温ラジカル酸化した後、の断面ＳＥＭ写真の模式図である。図７を参照に、半導体基板１０上にＯＮＯ膜２０が設けられている。ＯＮＯ膜２０上にポリシリコン膜１５および窒化シリコン膜１７が設けられている。ポリシリコン膜１５上にシリサイド層１９が設けられ、これによりワードライン２２が形成されている。ワードライン２２および窒化シリコン膜１７を覆うように絶縁膜２１が設けられている。図７より、低温ラジカル酸化前後でＯＮＯ膜２０の膜厚は変化していないことが確認できる。よって、図８に示すように、トップ酸化膜１８が残存するようエッチングをし、トップ酸化膜１８越しにトラップ層１６を低温ラジカル酸化する場合、トップ酸化膜１８のエッチング量をＤ、トラップ層１６の酸化量をＡとすると、ＥＯＴはＴ１＋（Ｔ２−Ａ）／２＋Ａ＋（Ｔ−Ｄ）となる。トンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８のＥＯＴはＴ１＋Ｔ２／２＋Ｔであるので、これらより、Ｄ＝Ａ／２を満たすことでＥＯＴを同じ厚さにすることができる。なお、実施例１においては、トラップ層１６を全て酸化しているため、Ａ＝Ｔ２である。よって、Ｄ＝Ｔ２／２を満たせばよいことになる。
次に、図９（ａ）に実施例１に係るフラッシュメモリの、図９（ｂ）に比較例に係るフラッシュメモリの、ＦＮトンネル効果を用いたデータ消去での電界強度分布を示す。図９（ｂ）を参照に、酸化膜３４の膜厚Ｔ３がＯＮＯ膜２０のＥＯＴより薄い比較例の場合は、ＦＮトンネル効果による電流の大部分は酸化膜３４を流れてしまう。よって、酸化膜３４に印加される電界強度が大きくなり、トラップ層１６には十分な大きさの電界を印加することができない。このため、トラップ層１６の電荷蓄積領域２４から電子を効率よく取り除くことが難しくなる。一方、図９（ａ）に示すように、酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとが同じ厚さの実施例１の場合は、ＦＮトンネル効果による電流は酸化膜３４およびトラップ層１６を均一に流れるため、電界強度分布も酸化膜３４およびトラップ層１６で均一になっている。このため、トラップ層１６に十分な大きさの電界を印加することができ、電荷蓄積領域２４から電子を効率よく取り除くことが可能となる。
以上のように、実施例１によれば、ビットライン１２間の中央部に酸化膜３４を設け、トラップ層１６をビットライン１２間の中央部で分離することで、２つの電荷蓄積領域２４に記憶したデータの読み分け性が向上し、ＦＮトンネル効果を用いたデータの消去が可能となる。また、酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとを同じ厚さにすることで、酸化膜３４とトラップ層１６とに印加される電界強度を均一にすることができる。このため、電荷蓄積領域２４から電子を効率よく取り除くことができ、データ消去特性を向上させることができる。これらより、メモリセルの高集積化、微細化が可能となる。
また、図５（ａ）に示すような、トップ酸化膜１８越しの低温ラジカル酸化によるトラップ層１６の酸化は、トップ酸化膜１８の膜厚の厚さにより、酸化速度を制御することができる。図１０はこのことを確認するために行った実験の結果である。図１０を参照に、グラフの横軸は酸化時間、縦軸は酸化膜膜厚であり、四角いプロットはＳｉ基板に直接低温ラジカル酸化をする場合、丸いプロットはＳｉ基板上に形成された厚さ７．６ｎｍの熱酸化膜越しに低温ラジカル酸化をする場合の酸化速度を示している。図１０より、酸化膜の膜厚が厚くなるに従い、酸化速度が遅くなっていることが分かる。低温ラジカル酸化において、酸化膜を通過できる酸素ラジカルの数は酸化膜の膜厚に依存する。このため、酸化膜の膜厚が厚くなるほど、酸化膜を通過できる酸素ラジカルの数は減少し、酸化速度は遅くなる。これらより、酸化膜の膜厚を制御することで酸化速度を制御することができる。よって、トップ酸化膜１８越しにトラップ層１６を低温ラジカル酸化する場合において、トップ酸化膜１８の膜厚を制御することで、トラップ層１６を選択的に低温ラジカル酸化させることができる。
さらに、実施例１によれば、図５（ａ）に示すように、低温ラジカル酸化によりトラップ層１６を全て酸化して、トンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４を形成している。このため、比較例のように、トラップ層１６をエッチングして、トンネル酸化膜１４およびトップ酸化膜１８からなる酸化膜３４を形成する場合に比べ、酸化膜３４の膜厚制御および均一性を向上することができる。また、比較例では、トラップ層１６およびトンネル酸化膜１４はエッチングによりダメージを受ける恐れがあるが、実施例１ではエッチングを行わないためダメージを受けることはない。さらに、比較例では、酸化膜３４の膜厚とＯＮＯ膜２０の膜厚との膜厚差が大きいため凹凸が激しくなり、ワードライン２２の埋め込みが困難となるが、実施例１では凹凸が小さいため問題なくワードライン２２の埋め込みができる。
実施例１において、酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとは同じ厚さである場合を例に示したが、これに限られるわけではない。ＦＮトンネル効果を用いたデータ消去において、電荷蓄積領域２４から電子を効率よく取り除くことができれば、酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとが異なる場合でもよい。
また、実施例１において、図４（ｃ）に示すように、トップ酸化膜１８が残存するように、トップ酸化膜１８をエッチングしているが、これに限らず、トップ酸化膜１８を全てエッチングする場合でもよい。この場合は、トラップ層１６は露出するため、この状態でトラップ層１６を低温ラジカル酸化すると、酸化後の酸化膜厚はトラップ層１６の酸化量の３／２倍になる。よって、酸化膜３４の膜厚Ｔ３は、トンネル酸化膜１４の膜厚Ｔ１とトラップ層１６の酸化量Ａ（実施例１においては、トラップ層１６を全て酸化しているため、Ａ＝Ｔ２である）の３／２倍の合計膜厚（Ｔ１＋Ｔ２×３／２）になる。また、ＯＮＯ膜２０のＥＯＴは、Ｔ１＋Ｔ２／２＋Ｔであるため、これらより、Ｔ＝Ｔ２＝Ａを満たすことで酸化膜３４の膜厚Ｔ３とＯＮＯ膜２０のＥＯＴとを同じ厚さにすることができる。
さらに、実施例１において、低温ラジカル酸化を用いてトラップ層１６を酸化する場合を例に示したが、これに限られず、その他の酸化法を用いてもよい。しかしながら、酸化速度が速く、トップ酸化膜１８越しにトラップ層１６を酸化することでき、かつ、トップ酸化膜１８の膜厚を制御することで選択的にトラップ層１６を酸化することができるため、低温ラジカル酸化を用いることが好ましい。
さらに、実施例１において、ＮＯＲ型構造の半導体装置を例に示したが、図１１に示すようなＮＡＮＤ型構造の半導体装置に本発明を用いても、ＮＯＲ型構造の半導体装置の場合と同じ効果を得ることができる。なお、図１１に示すように、ＮＡＮＤ型構造の半導体装置は、半導体基板１０内にソースドレインライン１２ａが設けられている。また、ワードライン２２はソースドレインライン１２ａ上で分断している。その他の構成については、実施例１と同じであり、図２（ａ）から図２（ｃ）に示しているので、説明を省略する。
図１２は図２（ａ）のＡ−Ａ間に相当する箇所の実施例１の変形例に係るフラッシュメモリの断面図である。図１２を参照に、トップ酸化膜１８の側壁に第２サイドウォール層３６が設けられており、ビットライン１２間の中央部の半導体基板１０表面に設けられた酸化膜３４の幅Ｘが、実施例１に比べて狭くなっている。その他の構成については、実施例１と同じであり、図２（ａ）から図２（ｃ）に示しているので説明を省略する。
次に、図１３（ａ）から図１３（ｃ）を用い実施例１の変形例に係るフラッシュメモリの製造方法について説明する。半導体基板１０内にビットライン１２を形成する工程、半導体基板１０上にＯＮＯ膜２０を形成する工程およびビットライン１２間の中央部のトップ酸化膜１８をエッチングする工程は、実施例１と同じであり、図４（ａ）から図４（ｃ）に示しているので説明を省略する。図１３（ａ）を参照に、トップ酸化膜１８上に酸化シリコン膜を形成する。酸化シリコン膜を例えばＲＩＥ法を用いてエッチングし、トップ酸化膜１８の側壁に第２サイドウォール層３６を形成する。図１３（ｂ）を参照に、第２サイドウォール層３６をマスクとして、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を低温ラジカル酸化し、トンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４を形成する。図１３（ｃ）を参照に、ＯＮＯ膜２０に接するようにワードライン２２を形成する。さらに、層間絶縁膜２８、配線層３０および保護膜３２（図示は省略）を形成する。これにより、実施例１の変形例に係るフラッシュメモリが完成する。
実施例１の変形例によれば、図１３（ｂ）に示すように、トップ酸化膜１８の側壁に形成された第２サイドウォール層３６をマスクとして、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を低温ラジカル酸化し、トンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４を形成する。このため、酸化膜３４の幅Ｘは実施例１に比べて狭くなる。つまり、ビットライン１２上のトラップ層１６の面積は実施例１に比べて大きなる。よって、メモリセルが微細化され、ビットライン１２間が狭くなった場合でも、実施例１に比べて電荷蓄積領域２４を大きくすることができ、これにより、電荷蓄積領域２４により多くの電子を蓄積することが可能となる。
図１４は図２（ａ）のＡ−Ａ間に相当する箇所の実施例２に係るフラッシュメモリの断面図である。図１４を参照に、ビットライン１２上にＯＮＯ膜２０を貫通し、ＯＮＯ膜２０の膜厚より厚い絶縁膜３８が設けられている。絶縁膜３８を覆い、ＯＮＯ膜２０に接するようにワードライン２２が設けられている。その他の構成は実施例１と同じであり、図２（ａ）から図２（ｃ）に示しているので説明を省略する。
次に、図１５（ａ）から図１６（ｃ）を用いて実施例２に係るフラッシュメモリの製造方法を説明する。図１５（ａ）を参照に、半導体基板１０上に酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８を順次形成する。これにより、半導体基板１０上にＯＮＯ膜２０が形成される。図１５（ｂ）を参照に、ＯＮＯ膜２０上にポリシリコン膜からなるマスク層４０を例えばＣＶＤ法により形成する。所定のパターンに形成したフォトレジストを用い、ＲＩＥ法を用いてマスク層４０およびＯＮＯ膜２０をエッチングして穴部４１を形成する。マスク層４０をマスクとして半導体基板１０内にビットライン１２を形成する。図１５（ｃ）を参照に、ビットライン１２上の穴部４１にＯＮＯ膜２０を貫通し、ＯＮＯ膜２０の膜厚より厚い絶縁膜３８を例えば高密度プラズマＣＶＤにより形成する。つまり、絶縁膜３８はマスク層４０により規定されて形成される。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてマスク層４０および絶縁膜３８を研磨する。図１５（ｄ）を参照に、マスク層４０をＲＩＥ法を用いてエッチングした後、絶縁膜３８を覆うように、ＯＮＯ膜２０上に窒化シリコン膜を形成する。窒化シリコン膜を例えばＲＩＥ法を用いてエッチングし、絶縁膜３８の側壁に窒化シリコン膜からなる第１サイドウォール層４２を形成する。
図１６（ａ）を参照に、第１サイドウォール層４２をマスクとして、トップ酸化膜１８を例えばＲＩＥ法を用いてエッチングする。この時、トップ酸化膜１８が残存するようにエッチングを行う。図１６（ｂ）を参照に、第１サイドウォール層４２をリン酸液によるウエットエッチングで除去した後、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を全て低温ラジカル酸化する。これにより、ビットライン１２間の中央部にトンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４が形成される。つまり、トラップ層１６はビットライン１２間で分離する。図１６（ｃ）を参照に、絶縁膜３８を覆い、ＯＮＯ膜２０に接するようにワードライン２２を形成する。さらに、層間絶縁膜２８、配線層３０および保護膜３２（図示は省略）を形成する。これにより、実施例２に係るフラッシュメモリが完成する。
実施例２によれば、図１５（ｂ）に示すようにマスク層４０をマスクとして半導体基板１０内にビットライン１２を形成し、図１５（ｃ）に示すようにビットライン１２上にマスク層４０により規定される絶縁膜３８を形成する。さらに、図１６（ａ）に示すように絶縁膜３８の側壁に形成された第１サイドウォール層４２をマスクとして、トップ酸化膜１８のエッチングを行う。このため、ビットライン１２に自己整合的にトップ酸化膜１８のエッチングができる。よって、図１６（ｂ）に示すようにトラップ層１６の低温ラジカル酸化もビットライン１２に自己整合的に酸化できる。これらより、実施例２によれば、ビットライン１２に自己整合的に酸化膜３４の形成をすることができるため、メモリセルの微細化が進み、ビットライン１２間が狭くなった場合でも、適当な大きさの電荷蓄積領域２４を形成することが可能となる。
実施例２においても、実施例１の変形例のように、第２サイドウォール層３６をマスクとしてトラップ層１６を低温ラジカル酸化することで、酸化膜３４の幅を狭くすることができる。
図１７は図２（ａ）のＡ−Ａ間に相当する箇所の実施例２の変形例に係るフラッシュメモリの断面図である。図１７を参照に、ビットライン１２上に、トラップ層１６およびトップ酸化膜１８を貫通する絶縁膜３８が設けられている。絶縁膜３８の側壁に第１サイドウォール層４２が設けられている。その他の構成については実施例２と同じであり、図１４に示しているので説明を省略する。
次に、図１８（ａ）から図１８（ｃ）を用いて実施例２の変形例に係るフラッシュメモリの製造方法を説明する。マスク層４０が窒化シリコン膜で形成されることおよびマスク層４０、トップ酸化膜１８およびトラップ層１６をエッチングして穴部４１を形成すること以外は、絶縁膜３８の形成まで実施例２と同じであり、図１５（ａ）から図１５（ｃ）に示しているので説明を省略する。図１８（ａ）を参照に、マスク層４０をリン酸液を用いたウエットエッチングで除去した後、絶縁膜３８を覆うように、ＯＮＯ膜２０上にポリシリコン膜を形成する。その後、ポリシリコン膜を例えばＲＩＥ法を用いてエッチングし、絶縁膜３８の側壁にポリシリコン膜からなる第１サイドウォール層４２を形成する。第１サイドウォール層４２をマスクとして、トップ酸化膜１８をエッチングする。図１８（ｂ）を参照に、トップ酸化膜１８をエッチングした部分の下のトラップ層１６を全て低温ラジカル酸化する。これにより、ビットライン１２間の中央部にトンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４が形成される。絶縁膜３８および第１サイドウォール層４２を覆うようにポリシリコン膜４３を形成する。その後、ＣＭＰを用いてポリシリコン膜４３および絶縁膜３８を研磨する。図１８（ｃ）を参照に、ポリシリコン膜４３および絶縁膜３８上にポリシリコン膜４３をさらに形成する。これにより、ポリシリコン膜４３からなるワードライン２２が形成される。さらに、層間絶縁膜２８、配線層３０および保護膜３２（図示は省略）を形成する。これにより、実施例２の変形例に係るフラッシュメモリが完成する。
実施例２の変形例によれば、図１８（ａ）に示すように、マスク層４０をリン酸液を用いたウエットエッチングで除去している。一方、実施例２では、図１５（ｄ）に示すように、マスク層４０はＲＩＥ法を用いたエッチングで除去している。実施例２では、ＲＩＥ法を用いたエッチングの際にトップ酸化膜１８にわずかであるがダメージを与えてしまう可能性がある。ダメージを与えた場合は、例えば８００℃の熱酸化を行うこと等でトップ酸化膜１８を修復させなければならず、余分な製造工程が増えてしまう。しかしながら、実施例２の変形例のように、マスク層４０をリン酸液を用いたウエットエッチングで除去すれば、トップ酸化膜１８にダメージを与えることはなく、製造工程が増加することを防ぐことができる。
実施例２の変形例において、マスク層４０は窒化シリコン膜である場合を例に示したが、これに限られるわけではない。特に、絶縁膜３８やＯＮＯ膜２０はそのままに、マスク層４０のみウエットエッチングで除去できる材料であることが好ましい。
図１９は図２（ａ）のＡ−Ａ間に相当する箇所の実施例３に係るフラッシュメモリの断面図である。図１９を参照に、半導体基板１０内に設けられたビットライン１２間の半導体基板１０に溝部４４が設けられている。溝部４４の内面に沿ってＯＮＯ膜２０が設けられており、溝部４４の底面には酸化膜３４が設けられている。溝部４４の底面に設けられた酸化膜３４により、トラップ層１６は分離している。その他の構成については、実施例１と同じであり、図２（ａ）から図２（ｃ）に示しているので説明を省略する。
次に、図２０（ａ）から図２０（ｃ）を用いて実施例３に係るフラッシュメモリの製造方法を説明する。半導体基板１０内にビットライン１２を形成する工程は実施例１と同じであり、図５（ａ）に示しているので説明を省略する。図２０（ａ）を参照に、所定のパターンに形成したフォトレジストを用い、ビットライン１２間の半導体基板１０をＲＩＥ法を用いてエッチングし、ビットライン１２に接するような溝部４４を形成する。溝部４４の内面に沿って酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８を形成する。これにより、溝部４４の内面に沿ってＯＮＯ膜２０が形成される。図２０（ｂ）を参照に、例えばＲＩＥ法を用いて溝部４４の底面のトップ酸化膜１８をエッチングする。この時、トップ酸化膜１８は残存するようにエッチングする。図２０（ｃ）を参照に、溝部４４の底面のトップ酸化膜１８をエッチングした部分の下のトラップ層１６を全て低温ラジカル酸化する。これにより、溝部４４の底面にトンネル酸化膜１４、酸化シリコン膜となったトラップ層１６およびトップ酸化膜１８からなる酸化膜３４が形成される。ＯＮＯ膜２０に接するようにワードライン２２を形成する。さらに、層間絶縁膜２８、配線層３０および保護膜３２（図示は省略）を形成する。これにより、実施例３に係るフラッシュメモリが完成する。
実施例３によれば、図１９に示すように、ビットライン１２間の半導体基板１０にビットライン１２に接する溝部４４が設けられ、溝部４４の内面に沿ってＯＮＯ膜２０が設けられている。このため、溝部４４に沿ったビットライン１２間がチャネル２６になり、メモリセルが微細化された場合でも、チャネル２６の長さを長く保つことができる。したがって、実施例３は実施例１に比べ、２つの電荷蓄積領域２４に蓄積した電子の干渉を抑制することができる。また、溝部４４を挟んでビットライン１２が設けられているため、ホットホール効果によって生じうるパンチスルー現象も発生し難くなる
図２１は図２（ａ）のＡ−Ａ間に相当する箇所の実施例４に係るフラッシュメモリの断面図である。図２１を参照に、半導体基板１０内にビットライン１２が設けられている。半導体基板１０表面に沿って酸化シリコン膜からなるトンネル酸化膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ酸化膜１８が順次設けられている。つまり、半導体基板１０表面に沿ってＯＮＯ膜２０が設けられている。ビットライン１２間の中央部のトラップ層１６の膜厚は、ビットライン１２に接している部分のトラップ層１６の膜厚より薄くなっている。ビットライン１２間の中央部のＯＮＯ膜２０のＥＯＴはビットライン１２に接する部分のＯＮＯ膜２０のＥＯＴと同じ厚さである。ＯＮＯ膜２０に接するようにワードライン２２が設けられている。
実施例４に係るフラッシュメモリの製造方法は、ビットライン１２間の中央部のトラップ層１６が一部残存するように低温ラジカル酸化すること以外は、実施例１と同じであり、図４（ａ）から図５（ｂ）に示しているので、説明を省略する。
実施例４によれば、図２１に示すように、ビットライン１２間の中央部のトラップ層１６の膜厚は、ビットライン１２に接する部分のトラップ層１６の膜厚より薄くなっている。このため、ビットライン１２間の中央部のトラップ層１６に蓄積できる電子の数は非常に少なくなる。よって、従来例に比べ、２つの電荷蓄積領域２４に蓄積している電子同士が互いに干渉する影響を緩和することができる。
また、実施例４によれば、トップ酸化膜１８をエッチングした部分の下のトラップ層１６の一部が残存するように低温ラジカル酸化をしているため、トラップ層１６の全てを低温ラジカル酸化する実施例１に比べて、低温ラジカル酸化の時間を短くすることができる。これにより、製造時間の短縮を図ることができる。
実施例４において、ビットライン１２間の中央部のＯＮＯ膜２０のＥＯＴと、ビットライン１２に接する部分のＯＮＯ膜２０のＥＯＴとは同じ厚さである場合を例に示したが、これに限られるわけではない。ビットライン１２間の中央部のトラップ層１６の膜厚が十分薄ければ、電荷蓄積領域２４に蓄積する電子の干渉を緩和することができる。
また、実施例４においても、実施例１の変形例のように、第２サイドウォール層３６をマスクとしてトラップ層１６を低温ラジカル酸化することで、ビットライン１２間の中央部のトラップ層１６の幅を狭くすることができる。また、実施例２のように、ビットライン１２上にＯＮＯ膜２０を貫通し、ＯＮＯ膜２０の膜厚より厚い絶縁膜３８を設けてもよい。
図２２は図２（ａ）のＡ−Ａ間に相当する箇所の実施例５に係るフラッシュメモリの断面図である。図２２を参照に、ビットライン１２間の半導体基板１０に溝部４４が設けられている。溝部４４の内面に沿ってＯＮＯ膜２０が設けられている。溝部４４の底面に設けられたトラップ層１６の膜厚は、ビットライン１２に接する溝部４４の側面に設けられたトラップ層１６の膜厚より薄くなっている。その他の構成については、実施例４と同じであり図２１に示しているので説明を省略する。
実施例５に係るフラッシュメモリの製造方法は、溝部４４の底面のトラップ層１６が一部残存するように低温ラジカル酸化すること以外は、実施例３と同じであり、図２０（ａ）から図２０（ｃ）に示しているので、説明を省略する。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は従来例に係るフラッシュメモリの断面図および課題を示した図である。 図２（ａ）は実施例１に係るフラッシュメモリの上視図であり、図２（ｂ）は図２（ａ）のＡ−Ａ間の断面図であり、図２（ｃ）は図２（ｂ）の領域Ｂの拡大図である。 図３（ａ）は比較例に係るフラッシュメモリの断面図、図３（ｂ）は図３（ａ）の領域Ｂの拡大図である。 図４（ａ）から図４（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図５（ａ）および図５（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図６（ａ）から図６（ｃ）は比較例に係るフラッシュメモリの製造工程を示す断面図である。 図７は酸化膜越しに低温ラジカル酸化を行った場合の低温ラジカル酸化前後での膜厚の変化を示す模式図である。 図８は低温ラジカル酸化後のＥＯＴの膜厚を説明するための断面図である。 図９（ａ）は実施例１に係るフラッシュメモリにおいて、図９（ｂ）は比較例に係るフラッシュメモリにおいて、ＦＮトンネル効果を用いたデータ消去での電界強度分布を示した模式図である。 図１０は低温ラジカル酸化の酸化速度について説明するためのグラフである。 図１１はＮＡＮＤ型構造の場合の実施例１に係るフラッシュメモリの断面図である。 図１２は実施例１の変形例に係るフラッシュメモリの断面図である。 図１３（ａ）から図１３（ｃ）は実施例１の変形例に係るフラッシュメモリの製造方法を示す断面図である。 図１４は実施例２に係るフラッシュメモリの断面図である。 図１５（ａ）から図１５（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図１６（ａ）から図１６（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図１７は実施例２の変形例に係るフラッシュメモリの断面図である。 図１８（ａ）から図１８（ｃ）は実施例２の変形例に係るフラッシュメモリの製造方法を示す断面図である。 図１９は実施例３に係るフラッシュメモリの断面図である。 図２０（ａ）から図２０（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図である。 図２１は実施例４に係るフラッシュメモリの断面図である。 図２２は実施例５に係るフラッシュメモリの断面図である。
符号の説明
１０ 半導体基板
１２ ビットライン
１２ａ ソースドレインライン
１４ トンネル酸化膜
１５ ポリシリコン膜
１６ トラップ層
１７ 窒化シリコン膜
１９ シリサイド層
１８ トップ酸化膜
２１ 絶縁膜
２０ ＯＮＯ膜
２２ ワードライン
２４ 電荷蓄積領域
２６ チャネル
２８ 層間絶縁膜
３０ 配線層
３２ 保護膜
３４ 酸化膜
３６ 第２サイドウォール層
３８ 絶縁膜
４０ マスク層
４１ 穴部
４２ 第１サイドウォール層
４３ ポリシリコン膜
４４ 溝部

Claims (20)

  1. 半導体基板内に設けられたビットラインと、
    前記半導体基板表面に沿って設けられ、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜と、
    前記半導体基板表面に沿った前記ビットライン間の中央部の前記半導体基板表面に設けられ、前記ＯＮＯ膜の側面に接する酸化膜と、を具備し、
    前記酸化膜の膜厚は前記トンネル酸化膜と前記トップ酸化膜との合計膜厚より厚く、前記ＯＮＯ膜の膜厚より薄いことを特徴とする半導体装置。
  2. 前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記ＯＮＯ膜の膜厚より厚い絶縁膜を具備することを特徴とする請求項１記載の半導体装置。
  3. 前記ビットライン間の前記半導体基板に設けられ、前記ビットラインに接する溝部と、
    前記溝部の内面に沿って設けられた前記ＯＮＯ膜と、を具備することを特徴とする請求項１記載の半導体装置。
  4. 前記酸化膜の膜厚は前記ＯＮＯ膜の酸化膜換算膜厚と同じ厚さであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
  5. 半導体基板内に設けられたビットラインと、
    前記半導体基板表面に沿って設けられ、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜と、を具備し、
    前記半導体基板表面に沿った前記ビットライン間の中央部の前記トラップ層の膜厚が前記ビットラインに接する部分の前記トラップ層の膜厚より薄いことを特徴とする半導体装置。
  6. 前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記ＯＮＯ膜の膜厚より厚い絶縁膜を具備することを特徴とする請求項５記載の半導体装置。
  7. 前記ビットライン間の前記半導体基板に設けられ、前記ビットラインに接する溝部と、
    前記溝部の内面に沿って設けられた前記ＯＮＯ膜と、を具備することを特徴とする請求項５記載の半導体装置。
  8. 前記ビットライン間の中央部の前記ＯＮＯ膜の酸化膜換算膜厚は前記ビットラインに接する部分の前記ＯＮＯ膜の酸化膜換算膜厚と同じ厚さであることを特徴とする請求項５から７のいずれか一項記載の半導体装置。
  9. 前記ＯＮＯ膜に接するように設けられたワードラインを具備することを特徴とする請求項１から８のいずれか一項記載の半導体装置。
  10. 半導体基板内にビットラインを形成する工程と、
    前記半導体基板表面に沿って、トンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜を形成する工程と、
    前記半導体基板表面に沿った前記ビットライン間の中央部の前記トップ酸化膜をエッチングする工程と、
    前記トップ酸化膜をエッチングした部分の下の前記トラップ層を酸化する工程と、を有することを特徴とする半導体装置の製造方法。
  11. 前記ビットライン間の前記半導体基板内に前記ビットラインに接するような溝部を形成する工程と、
    前記溝部の内面に沿って前記ＯＮＯ膜を形成する工程と、を有することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 半導体基板表面にトンネル酸化膜、窒化膜からなるトラップ層およびトップ酸化膜からなるＯＮＯ膜を形成する工程と、
    前記ＯＮＯ膜上にマスク層を形成する工程と、
    前記マスク層をマスクとして前記半導体基板内にビットラインを形成する工程と、
    前記ビットライン上に、前記ＯＮＯ膜を貫通し、前記マスク層により規定され、前記ＯＮＯ膜の膜厚より厚い絶縁膜を形成する工程と、
    前記ＯＮＯ膜上の前記絶縁膜の側壁に設けた第１サイドウォール層をマスクとして、前記トップ酸化膜をエッチングする工程と、
    前記トップ酸化膜をエッチングした部分の下の前記トラップ層を酸化する工程と、を有することを特徴とする半導体装置の製造方法。
  13. 前記マスク層は窒化シリコン膜であることを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記マスク層はポリシリコン膜であることを特徴とする請求項１２記載の半導体装置の製造方法。
  15. 前記トラップ層を酸化する工程は、前記トップ酸化膜の側壁に形成された第２サイドウォール層をマスクとして、前記トラップ層を酸化する工程を含むことを特徴とする請求項１０および１２から１４のいずれか一項記載の半導体装置の製造方法。
  16. 前記トラップ層を酸化する工程は、低温ラジカル酸化により前記トラップ層を酸化する工程であることを特徴とする請求項１０から１５のいずれか一項記載の半導体装置の製造方法。
  17. 前記トラップ層を酸化する工程は、前記トラップ層を全て酸化する工程であることを特徴とする請求項１０から１６のいずれか一項記載の半導体装置の製造方法。
  18. 前記トラップ層を酸化する工程は、前記トラップ層の一部を残存するように前記トラップ層を酸化する工程であることを特徴とする請求項１０から１６のいずれか一項記載の半導体装置の製造方法。
  19. 前記トップ酸化膜をエッチングする工程は、前記トップ酸化膜が残存するように前記トップ酸化膜をエッチングする工程であり、
    前記トップ酸化膜のエッチング量をＤ、前記トラップ層の酸化量をＡとしたとき、
    Ｄ＝Ａ／２
    の関係を満たすことを特徴とする請求項１０から１８のいずれか一項記載の半導体装置の製造方法。
  20. 前記トップ酸化膜をエッチングする工程は、前記トップ酸化膜を全てエッチングする工程であり、
    前記トップ酸化膜の膜厚をＴ、前記トラップ層の酸化量をＡとしたとき、
    Ｔ＝Ａ
    の関係を満たすことを特徴とする請求項１０から１８のいずれか一項記載の半導体装置の製造方法。
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