CN109903795B - 动态随机存取存储器装置 - Google Patents

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Abstract

一种动态随机存取存储器(DRAM)装置包括：存储器单元阵列，其包括第一子存储器单元阵列块和第二子存储器单元阵列块，所述第一子存储器单元阵列块包括多条第一子字线与多条第一奇数位线和多条伪位线之间的多个第一存储器单元，所述第二子存储器单元阵列块包括多条第二子字线与多条第二奇数位线和多条第二偶数位线之间的多个第二存储器单元。存储器单元阵列可排列为具有其中所述多条第一奇数位线和所述多条第二偶数位线形成位线对的开放式位线架构。当可选择第一子字线时，可在对连接至选择的所述多条第一子字线之一的所述多个第一存储器单元执行电荷共享操作的第一预定时段将预定电压施加至所述多条伪位线。

Description

动态随机存取存储器装置
相关申请的交叉引用
该专利申请要求于2017年12月8日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0168152的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思整体涉及半导体存储器装置，更具体地说，涉及动态随机存取存储器装置。
背景技术
动态随机存取存储器(DRAM)装置根据位线的排列方式可具有开放式位线架构或折叠式位线架构。
具有开放式位线架构的DRAM装置可包括在位线方向上排列的多个存储器单元阵列块。在沿位线方向延伸的多个存储器单元阵列块中，布置在其端部的那些存储器单元阵列块可包括不可被访问的伪位线。
通常，伪位线可具有浮置状态，以解决由于被访问的位线的桥缺陷而造成的过量电流会流动的问题。然而，当在具有浮置状态的伪位线中产生漏电流时，连接至选择的字线的各个存储器单元的存取晶体管的阈电压会增大。因此，当在连接至选择的字线的存储器单元中的每一个的电容器与对应的位线之间执行电荷共享操作时，存取晶体管无法完全导通，这会导致操作故障。
发明内容
根据本发明构思的实施例，一种动态随机存取存储器(DRAM)装置可减少由于在伪位线中产生的漏电流而在操作中导致的故障。
根据本发明构思的一些实施例，一种DRAM装置可包括存储器单元阵列，其包括第一子存储器单元阵列块和第二子存储器单元阵列块，所述第一子存储器单元阵列块包括多条第一子字线与多条第一奇数位线和多条伪位线之间的多个第一存储器单元，所述第二子存储器单元阵列块包括多条第二子字线与多条第二奇数位线和多条第二偶数位线之间的多个第二存储器单元。存储器单元阵列具有其中所述多条第一奇数位线和所述多条第二偶数位线形成位线对的开放式位线架构。可选择第一子字线，并且可在对连接至选择的所述多条第一子字线之一的第一存储器单元执行电荷共享操作的第一预定时段将预定电压施加至所述多条伪位线。
根据本发明构思的实施例，一种DRAM装置可包括存储器单元阵列，所述存储器单元阵列包括多个X存储器单元阵列块，其中所述多个X存储器单元阵列块中的每一个包括多个子存储器单元阵列块，所述多个子存储器单元阵列块中的每一个包括排列在多条子字线与多条奇数位线和多条偶数位线之间的多个存储器单元，所述存储器单元阵列可具有其中所述多个子存储器单元阵列块的第一块的偶数位线和所述多个子存储器单元阵列块的第二块的奇数位线排列为形成位线对的开放式位线架构，所述第一块和所述第二块彼此邻近地排列，并且包括在排列在所述多个X存储器单元阵列块的两端的第一X存储器单元阵列块和第二X存储器单元阵列块中的子存储器单元阵列块的偶数位线或奇数位线是伪位线。可选择包括在第一X存储器单元阵列块和第二X存储器单元阵列块中的子存储器单元阵列块的一条子字线，可在对所述多个存储器单元中的连接至选择的子字线的存储器单元执行电荷共享操作的第一预定时段将预定电压施加至包括选择的子字线的子存储器单元阵列块中的伪位线。
根据本发明构思的实施例，一种DRAM装置可包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元阵列块，其中所述多个存储器单元阵列块中的每一个包括多个子存储器单元阵列块，所述多个子存储器单元阵列块中的每一个包括排列在多条子字线与多条奇数位线和多条偶数位线之间的多个存储器单元，所述存储器单元阵列具有其中所述多个子存储器单元阵列块的第一块的偶数位线和所述多个子存储器单元阵列块的第二块的奇数位线形成位线对的开放式位线架构，所述第一块和所述第二块彼此邻近地排列，并且排列在所述多个存储器单元阵列块的两端的第一存储器单元阵列块和第二存储器单元阵列块的偶数位线或奇数位线是伪位线。可选择第一存储器单元阵列块和第二存储器单元阵列块的一条子字线，并且可在对所述多个存储器单元中的连接至选择的子字线的存储器单元执行电荷共享操作的第一预定时段将预定电压施加至包括选择的子字线的存储器单元阵列块中的伪位线。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它目的、特征和优点将对于本领域技术人员变得更加清楚，其中：
图1至图3是示出根据本发明构思的示例实施例的动态随机存取存储器(DRAM)装置的排列方式和构造的图；
图4是示出根据本发明构思的示例实施例的存储器单元阵列的一部分的详细构造的图；
图5是示出根据本发明构思的示例实施例的DRAM装置的排列方式和构造的图；
图6是示出根据本发明构思的示例实施例的存储器单元阵列的一部分的详细构造的图；
图7A和图7B是分别示出根据本发明构思的示例实施例的子字线驱动器和子字线选择信号驱动器的构造的图；
图8A和图8B是分别示出根据本发明构思的示例实施例的预充电电路和读出放大器的构造的图；
图9是示出根据本发明构思的示例实施例的DRAM装置中的写操作的操作波形图；以及
图10是示出根据本发明构思的示例实施例的DRAM装置中的读操作的操作波形图。
具体实施方式
下文中，将参照附图描述根据本发明构思的示例实施例的动态随机存取存储器(DRAM)装置。
图1是示出根据本发明构思的示例实施例的DRAM装置的排列方式和构造的图。
参照图1，DRAM装置100可包括存储器单元阵列10、第一行解码器20-11至20-14、第二行解码器20-21至20-23、列解码器30-11至30-14、控制信号产生器(CSG)30-21至30-24、电压产生器40、伪位线控制器50和开关SW。
存储器单元阵列10可包括在位线方向Y上排列的四个X存储器单元阵列块XBLK1至XBLK4。所述四个X存储器单元阵列块XBLK1、XBLK2、XBLK3和XBLK4可分别包括四个子存储器单元阵列块MCA11至MCA14、四个子存储器单元阵列块MCA21至MCA24、四个子存储器单元阵列块MCA31至MCA34和四个子存储器单元阵列块MCA41至MCA44。存储器单元阵列10可包括在字线方向X上排列的四个Y存储器单元阵列块YBLK1至YBLK4。所述四个Y存储器单元阵列块YBLK1、YBLK2、YBLK3和YBLK4可分别包括四个子存储器单元阵列块MCA11至MCA41、四个子存储器单元阵列块MCA12至MCA42、四个子存储器单元阵列块MCA13至MCA43以及四个子存储器单元阵列块MCA14至MCA44。存储器单元阵列10可包括在位线方向Y上排列在子存储器单元阵列块MCA11至MCA41、MCA12至MCA42、MCA13至MCA43和MCA14至MCA44之间的读出放大区SA11至SA34。子字线驱动器区SWD11至SWD44排列在包括在Y存储器单元阵列块YBLK4中的子存储器单元阵列块MCA14至MCA44的左侧上，并且在字线方向X上排列在子存储器单元阵列块MCA11至MCA14、MCA21至MCA24、MCA31至MCA34和MCA41至MCA44之间。联接区CJ11至CJ34排列在子字线驱动器区SWD11至SWD44和读出放大区SA11至SA34彼此交叉的区中。子存储器单元阵列块MCA11至MCA44中的每一个可包括子字线WL与位线BL之间的多个存储器单元(未示出)。子字线WL可在字线方向X上排列，并且位线BL可在位线方向Y上排列。包括在X存储器单元阵列块XBLK1和XBLK4中的每一个中的子存储器单元阵列块MCA11至MCA14和MCA41至MCA44可包括被访问的位线BL和不被访问的伪位线DBL。伪位线DBL可与位线BL在相同方向上排列。
第一行解码器20-11、20-12、20-13和20-14中的每一个可响应于激活命令ACT和X块选择信号XB1、XB2、XB3和XB4中的对应的块选择信号来解码输入至DRAM 100的行地址的x比特行地址XAx，并且分别产生对应的i个主字线选择信号NWE11至NWE1i、NWE21至NWE2i、NWE31至NWE3i和NWE41至NWE4i。第二行解码器20-21、20-22和20-23中的每一个可分别响应于激活命令ACT和X块选择信号(XB1和XB2)、(XB2和XB3)和(XB3和XB4)中的对应的块选择信号分别产生对应的j个子字线选择信号PX11至PX1j、PX21至PX2j和PX31至PX3j。可通过基于行地址解码2比特行地址来产生X块选择信号XB1至XB4中的每一个。线NWEL和PXL、主字线选择信号NWE11至NWE1i、NWE21至NWE2i、NWE31至NWE3i和NWE41至NWE4i以及子字线选择信号PX11至PX1j、PX21至PX2j和PX31至PX3j可在字线方向X上排列。列解码器30-11、30-12、30-13和30-14中的每一个可响应于写命令WR或读命令RD和Y块选择信号YB1、YB2、YB3和YB4中的对应的块选择信号，基于从外部输入的列地址来解码a比特列地址YAa，并且产生对应的k个列选择信号CSL11至CSL1k、CSL21至CSL2k、CSL31至CSL3k或CSL41至CSL4k。可通过基于列地址解码2比特列地址来产生Y块选择信号YB1至YB4中的每一个。控制信号产生器30-21、30-22、30-23和30-24中的每一个可响应于激活命令ACT和对应的Y块选择信号YB1、YB2、YB3和YB4产生对应的隔离门控信号ISOGC1、ISOGC2、ISOGC3或ISOGC4，并且响应于写命令WR或读命令RD和对应的Y块选择信号YB1、YB2、YB3和YB4产生对应的读出放大器控制信号SE1、SE2、SE3或SE4。电压产生器40可产生预充电电压VBL、高电压VPP、电源电压VDD和地电压GND。高电压VPP可用作用于激活子字线WL的电压，电源电压VDD和地电压GND可用作用于包括在读出放大区SA11至SA34中的读出放大器(未示出)的读出放大电压对，并且预充电电压VBL可用作用于为位线BL预充电的电压，在一些实施例中，可为VDD/2。伪位线控制器50可产生伪位线控制信号DBLC，该伪位线控制信号DBLC在响应于激活命令ACT和X块选择信号XB1或XB4选择一条子字线WL时被激活，并且在被激活了对连接至选择的子字线WL的多个存储器单元执行电荷共享操作的第一预定时段之后被去激活或者在继续被激活第二预定时段之后被去激活。开关SW可响应于伪位线控制信号DBLC被接通，并且可将预充电电压VBL施加至排列在包括在X存储器单元阵列块XBLK1和XBLK4中的子存储器单元阵列块MCA11至MCA14和MCA41至MCA44中的伪位线DBL。
在图1中，将主字线NWEL、子字线选择信号线PXL、子字线WL、位线BL和伪位线DBL示为存储器单元阵列10的一条或多条线的代表。
图2是示出根据本发明构思的示例实施例的DRAM装置的排列方式和构造的图。DRAM装置200可与图1所示的DRAM装置100具有相同构造，不同的是，伪位线控制器50由伪位线控制器50’替代，并且开关SW由开关SW1和SW2替代。下文中，将仅描述替代的组件。
在图2中，伪位线控制器50’可响应于激活命令ACT和X块选择信号XB1产生第一伪位线控制信号DBLC1，并且响应于激活命令ACT和X块选择信号XB4产生第二伪位线控制信号DBLC2。伪位线控制器50’可产生第一伪位线控制信号DBLC1，所述第一伪位线控制信号DBLC1在选择X存储器单元阵列块XBLK1中的子字线WL的一条子字线时被激活，并且在被激活了对连接至选择的子字线的存储器单元(未示出)执行电荷共享操作的第一预定时段之后被去激活或者在继续被激活第二预定时段之后被去激活。此外，伪位线控制器50’可产生第二伪位线控制信号DBLC2，所述第二伪位线控制信号DBLC2在选择X存储器单元阵列块XBLK4中的子字线WL的一条子字线时被激活，并且在对连接至选择的子字线的存储器单元(未示出)执行的电荷共享操作完成时被去激活或者在继续被激活第二预定时段之后被去激活。开关SW1可响应于第一伪位线控制信号DBLC1被接通，并且可将预充电电压VBL施加至被包括在X存储器单元阵列块XBLK1中的伪位线DBL。开关SW2可响应于第二伪位线控制信号DBLC2被接通，并且可将预充电电压VBL施加至包括在X存储器单元阵列块XBLK4中的伪位线DBL。
图3是示出根据本发明构思的示例实施例的DRAM装置的排列方式和构造的图。DRAM装置300可与图1所示的DRAM装置100具有相同构造，不同的是，伪位线控制器50由伪位线控制器50”替代，并且开关SW由开关SW11至SW14和SW21至SW24替代。
图3所示的伪位线控制器50”可响应于激活命令ACT、X块选择信号XB1和Y块选择信号YB1产生第一伪位线控制信号DBLC11，响应于激活命令ACT、X块选择信号XB1和Y块选择信号YB2产生第二伪位线控制信号DBLC12，响应于激活命令ACT、X块选择信号XB1和Y块选择信号YB3产生第三伪位线控制信号DBLC13，并且响应于激活命令ACT、X块选择信号XB1和Y块选择信号YB4产生第四伪位线控制信号DBLC14。此外，伪位线控制器50”可响应于激活命令ACT、X块选择信号XB4和Y块选择信号YB1产生第五伪位线控制信号DBLC21，响应于激活命令ACT、X块选择信号XB4和Y块选择信号YB2产生第六伪位线控制信号DBLC22，响应于激活命令ACT、X块选择信号XB4和Y块选择信号YB3产生第七伪位线控制信号DBLC23，并且响应于激活命令ACT、X块选择信号XB4和Y块选择信号YB4产生第八伪位线控制信号DBLC24。伪位线控制器50”可产生第一伪位线控制信号至第八伪位线控制信号DBLC11至DBLC14和DBLC21至DBLC24，它们在选择包括在X存储器单元阵列块XBLK1和XBLK4中的子存储器单元阵列块MCA11至MCA14和MCA41至MCA44中的每一个中的子字线WL的一条子字线时被激活，并且在被激活了对连接至选择的子字线的存储器单元(未示出)执行电荷共享操作的第一预定时段之后被去激活或者在继续被激活第二预定时段之后被去激活。开关SW11至SW14和SW21至SW24可分别响应于第一伪位线控制信号至第八伪位线控制信号DBLC11至DBLC14和DBLC21至DBLC24被接通，并且分别将预充电电压VBL施加至分别包括在各子存储器单元阵列块中的伪位线DBL。
图4是示出根据本发明构思的示例实施例的存储器单元阵列10的一部分的详细构造的图。存储器单元阵列10可具有开放式位线架构。
在图4中，子存储器单元阵列块MCA11和MCA21中的每一个可包括ik个子块SMCA11至SMCAik。子块SMCA11至SMCAik中的每一个可包括连接在四条子字线WL1至WL4中的每一条与四条奇数和偶数位线BL1至BL4中的每一条之间的十六个存储器单元MC。子存储器单元阵列块MCA11中的偶数位线BL2和BL4可为伪位线DBL。伪位线DBL可如图1、图2和图3中的每一个所示地连接。存储器单元MC中的每一个可包括连接在子字线与奇数或偶数位线之间的存取晶体管AT和连接在存取晶体管AT与电压(例如，地电压)之间的电容器C。存储器单元阵列10可具有其中子存储器单元阵列块MCA11中的奇数位线BL1和BL3中的每一条和子存储器单元阵列块MCA21中的偶数位线BL2和BL4中的每一条形成位线对的开放式位线架构。子字线驱动器区SWD11可包括子字线驱动器D1。子字线驱动器D1中的每一个可响应于对应的主字线选择信号NWE11、…、或NWE1i驱动从联接区CJ11产生的子字线驱动选择信号px11、px12、px13和px14，并且在子存储器单元阵列块MCA11中选择四条子字线WL1、WL2、WL3和WL4。子字线驱动器区SWD21可包括子字线驱动器D1’。子字线驱动器D1’中的每一个可响应于对应的主字线选择信号NWE21、…、或NWE2i驱动从联接区CJ11产生的子字线驱动选择信号px11和px13和从联接区CJ12(未示出)产生的子字线驱动选择信号px22和px24，并且在子存储器单元阵列块MCA21中选择四条子字线WL1、WL2、WL3和WL4。存储器单元阵列10中的子字线驱动器区中的每一个可用于在字线方向X上邻近于其右侧的存储器单元阵列块。
联接区CJ11可包括子字线选择信号驱动器D2和控制信号驱动器CSD。子字线选择信号驱动器D2可响应于Y块选择信号YB1产生子字线选择信号PX11至PX14，并且产生子字线驱动选择信号px11至px14。控制信号驱动器CSD可响应于X块选择信号XB1或XB2和位线隔离门控信号ISOGC1产生第一位线隔离门驱动控制信号isogc1和第二位线隔离门驱动控制信号isogc2，并且响应于X块选择信号XB1或XB2和读出放大器控制信号SE1产生读出放大电压对LA和LAB。存储器单元阵列10中的联接区中的每一个可用于在位线方向Y上邻近于其上部和/或下部的子字线区，并且用于在字线方向X上邻近于其右侧的读出放大区。
读出放大区SA11可包括k个读出放大电路SA1至SAk，并且k个读出放大电路SA1至SAk中的每一个可包括预充电电路PR1和PR2、读出放大器sa1和sa2、第一位线隔离门ISOG1和第二位线隔离门ISOG2和输入和输出门IOG1和IOG2。预充电电路PR1和PR2可执行预充电操作，在预充电操作中包括在子存储器单元阵列块MCA11中的奇数位线BL1和BL3、包括在子存储器单元阵列块MCA21中的偶数位线BL2和BL4和包括在读出放大区SA11中的感测位线SBL1至SBL4响应于预充电控制信号pre被预充电电压VBL预充电。预充电操作可为其中存储器单元阵列10中的所有位线和所有感测位线通过预充电电压VBL被同时预充电的操作。包括在读出放大区SA11中的读出放大电路SA1至SAk中的读出放大器sa1和sa2可响应于读出放大电压对LA和LAB来放大连接至子存储器单元阵列块MCA11的奇数位线BL1和BL3的奇数感测位线SBL1和SBL3的数据和连接至子存储器单元阵列块MCA21的偶数位线BL2和BL4的偶数感测位线SBL2和SBL4的数据。包括在读出放大区SA11中的读出放大电路SA1至SAk中的每一个的第一位线隔离门ISOG1可包括响应于第一位线隔离门驱动控制信号isogc1而导通的N型金属氧化物半导体(NMOS)晶体管N1和N2，并且可将子存储器单元阵列块MCA11的奇数位线BL1和BL3连接至读出放大区SA11的奇数感测位线SBL1和SBL3。包括在读出放大区SA11中的读出放大电路SA1至SAk中的每一个的第二位线隔离门ISOG2可包括响应于第二位线隔离门驱动控制信号isogc2而导通的NMOS晶体管N3和N4，并且可将子存储器单元阵列块MCA21的偶数位线BL2和BL4连接至读出放大区SA11的偶数感测位线SBL2和SBL4。包括在读出放大区SA11中的读出放大电路SA1至SAk中的每一个的输入和输出门IOG1可包括响应于对应的列选择信号CSL11、……、或CSL1k而导通的NMOS晶体管N5和N6，并且可将感测位线SBL1和SBL2连接至输入和输出线对LIO1。包括在读出放大区SA11中的读出放大电路SA1至SAk中的每一个的输入和输出门IOG2可包括响应于对应的列选择信号CSL11、……、或CSL1k而导通的NMOS晶体管N7和N8，并且可将感测位线SBL3和SBL4连接至输入和输出线对LIO2。读出放大区SA11中的组件可用于在位线方向Y上彼此邻近的子存储器单元阵列块MCA11和MCA21，并且读出放大区SA21中的组件可用于在位线方向Y上彼此邻近的子存储器单元阵列块MCA21和MCA31。也就是说，存储器单元阵列10中的读出放大区中的每一个可用于在位线方向Y上彼此邻近的子存储器单元阵列块。
图5是示出根据本发明构思的示例实施例的DRAM装置的排列方式和构造的图。DRAM装置400可具有与图1所示的DRAM装置100的构造相同的构造，不同的是，去除了伪位线控制器50和开关SW，存储器单元阵列10由存储器单元阵列10’替代，并且控制信号产生器30-21至30-24分别由控制信号产生器30-21’至30-24’替代。
可参照图1的描述理解图5所示的DRAM装置400的组件中的与图1所示的DRAM装置100具有相同标号的组件中的每一个的功能性。下文中，将描述存储器单元阵列10’和控制信号产生器30-21’至30-24’中的作为替代元件的控制信号产生器(CSG’)30-21’至30-24’中的每一个的功能，并且下面将描述存储器单元阵列10’的构造。
控制信号产生器30-21’、30-22’、30-23’和30-24’中的每一个可响应于激活命令ACT和对应的Y块选择信号YB1、YB2、YB3或YB4产生对应的隔离门控信号ISOGC1、ISOGC2、ISOGC3或ISOGC4，并且响应于写命令WR或读命令RD和对应的Y块选择信号YB1、YB2、YB3或YB4产生对应的读出放大器控制信号SE1、SE2、SE3或SE4。控制信号产生器30-21’、30-22’、30-23’和30-24’中的每一个可响应于激活命令ACT、对应的Y块选择信号YB1、YB2、YB3或YB4和X块选择信号XB1或XB4产生对应的伪位线控制信号DBLC1、DBLC2、DBLC3或DBLC4。
图6是示出根据本发明构思的示例实施例的存储器单元阵列10’的一部分的详细构造的图。图6所示的存储器单元阵列10’可具有与图4所示的存储器单元阵列10的构造相同的构造，不同的是，联接区CJ11中的控制信号驱动器CSD由控制信号驱动器CSD’替代，并且在读出放大区SA11中加上开关SW1’。
可参照图4所示的存储器单元阵列10的组件理解图6所示的存储器单元阵列10’的各个组件的功能性。下文中，将描述替换和增加的组件的功能。
与图4所示的控制信号驱动器CSD不同，联接区CJ11中的控制信号驱动器CSD’还可响应于X块选择信号XB1和伪位线控制信号DBLC1产生伪位线驱动控制信号dblc1。读出放大区SA11中的开关SW1’可响应于伪位线驱动控制信号dblc1而接通，并且可将预充电电压VBL施加至子存储器单元阵列块MCA11的偶数位线BL2(DBL)和BL4(DBL)。虽然未示出，但是联接区CJ12、CJ13和CJ14中的每一个中的控制信号驱动器CSD’可响应于X块选择信号XB1和对应的伪位线控制信号DBLC2、DBLC3或DBLC4产生对应的伪位线驱动控制信号dblc2、dblc3或dblc4。此外，读出放大区SA12、SA13和SA14中的每一个中的开关SW1’可响应于对应的伪位线驱动控制信号dblc2、dblc3或dblc4而接通，并且可将预充电电压VBL施加至对应的子存储器单元阵列块MCA12、MCA13或MCA14中的偶数位线BL2(DBL)和BL4(DBL)。
图7A是示出根据本发明构思的示例实施例的图4和图6中的每一个中示出的子字线驱动器D1的构造的图。子字线驱动器D1可包括第一逻辑门G1至第四逻辑门G4，并且第一逻辑门G1至第四逻辑门G4可分别包括NAND门NA1至NA4和反相器I1至I4。
在图7A中，第一逻辑门G1至第四逻辑门G4中的每一个可对主字线选择信号NWE11和对应的子字线驱动选择信号px11、px12、px13或px14执行逻辑AND操作，并且可选择对应的子字线WL1、WL2、WL3或WL4。
图7B是示出根据本发明构思的示例实施例的在图4和图6中的每一个中示出的子字线选择信号驱动器D2的构造的图。子字线选择信号驱动器D2可包括第五逻辑门G5至第八逻辑门G8，并且第五逻辑门G5至第八逻辑门G8可分别包括NAND门NA5至NA8和反相器I5至I8。
在图7B中，第五逻辑门G5至第八逻辑门G8中的每一个可对Y块选择信号YB1和对应的子字线选择信号PX11、PX12、PX13或PX14执行逻辑AND操作，并且可产生对应的子字线驱动选择信号px11、px12、px13或px14。
图8A是示出根据本发明构思的示例实施例的图4和图6所示的预充电电路PR1和PR2中的每一个的构造的图。预充电电路PR1和PR2中的每一个可包括NMOS晶体管N9至N11。
在图8A中，NMOS晶体管N9和N10可响应于预充电控制信号pre而导通，并且可通过预充电电压VBL为位线BL1和BL3预充电。NMOS晶体管N11可响应于预充电控制信号pre而导通，并且可使位线BL1和BL3的电压均衡。
图8B是示出根据本发明构思的示例实施例的图4和图6所示的读出放大器sa1和sa2中的每一个的构造的图。读出放大器sa1和sa2中的每一个可包括P型金属氧化物半导体(PMOS)晶体管P1和P2以及NMOS晶体管N12和N13。
在图8B中，当读出放大电压LA从预充电电压VBL转变为电源电压VDD并且反相读出放大电压LAB从预充电电压VBL转变为地电压GND时，PMOS晶体管P1和P2可响应于位线BL1或BL2的“低”逻辑电平而导通，并且可将位线BL2或BL1放大至电源电压VDD，并且NMOS晶体管N12和N13可响应于位线BL1或BL2的“高”电平而导通，并且可将位线BL2或BL1放大至地电压GND。
图9是示出根据本发明构思的示例实施例的DRAM装置中的写操作的操作波形图。图9示出了以下操作：写入通过输入和输出线对LIO1和LIO2发送的具有“高”逻辑电平的数据，同时具有该“高”逻辑电平的数据存储在图4和图6中的每一个中所示的子存储器单元阵列块MCA11的子块SMCA11的各存储器单元MC当中连接在子字线WL1与奇数位线BL1和BL3之间的存储器单元MC中的每一个中。
参照图1至图6和图9，在时段T1中，控制信号产生器30-21至30-24和30-21’至30-24’可产生具有“高”逻辑电平的位线隔离门控信号ISOGC1至ISOGC4和具有“低”逻辑电平的读出放大器控制信号SE1至SE4。伪位线控制器50、50’和50”可产生具有“低”逻辑电平的伪位线控制信号DBLC、DBLC1、DBLC2、DBLC11至DBLC14和DBLC21至DBLC24。控制信号产生器30-21’至30-24’还可分别产生具有“低”逻辑电平的伪位线控制信号DBLC1至DBLC4。联接区CJ11至CJ34中的控制信号驱动器CSD和CSD’可分别产生具有“高”逻辑电平的第一位线隔离门驱动控制信号isogc1和第二位线隔离门驱动控制信号isogc2，并且产生具有预充电电压VBL的读出放大电压对LA和LAB。控制信号驱动器CSD’还可产生具有“低”逻辑电平的伪位线驱动控制信号dblc1。因此，存储器单元阵列10和10’中的第一位线隔离门ISOG1和第二位线隔离门ISOG2全部可被接通，并且读出放大器sa1和sa2全部可被关断。在这种状态下，可响应于预充电控制信号pre启用存储器单元阵列10和10’中的预充电电路PR1和PR2中的每一个，以使得存储器单元阵列10和10’中的所有位线和所有感测位线可通过预充电电压VBL被预充电。所有开关SW、SW1、SW2、SW11至SW14、SW21至SW24和SW1’可被关断，从而X存储器单元阵列块XBLK1和XBLK4中的伪位线可转变为浮置状态。也就是说，在时段T1中，可执行预充电操作。参照图1至图6和图9，在时段T2中，当产生激活命令ACT时，子字线驱动器区SWD11中的子字线驱动器D1可响应于主字线选择信号NWE11和子字线驱动选择信号px11选择子字线WL1。控制信号产生器30-21和30-21’可在第一预定时段(即，时段T2)响应于激活命令ACT和Y块选择信号YB1产生具有“低”逻辑电平的位线隔离门控信号ISOGC1。控制信号产生器30-21’可在第一预定时段响应于激活命令ACT和X块选择信号XB1产生具有“高”逻辑电平的伪位线控制信号DBLC1。伪位线控制器50、50’和50”可在第一预定时段响应于激活命令ACT和X块选择信号XB1产生具有“高”逻辑电平的伪位线控制信号DBLC、DBLC1和DBLC11。联接区CJ11中的控制信号驱动器CSD和CSD’可响应于X块选择信号XB1和具有“低”逻辑电平的位线隔离门控信号ISOGC1产生具有“低”逻辑电平的第一位线隔离门驱动控制信号isogc1和第二位线隔离门驱动控制信号isogc2。控制信号驱动器CSD’还可产生具有“高”逻辑电平的伪位线驱动控制信号dblc1。可产生伪位线控制信号DBLC、DBLC1和DBLC11和伪位线驱动控制信号dblc1，以使其响应于第一位线隔离驱动控制信号isogc1或第二位线隔离驱动控制信号isogc2被激活。第一位线隔离门ISOG1和第二位线隔离门ISOG2可被关断，子存储器单元阵列块MCA11的奇数位线BL1和BL3可与读出放大区SA11的奇数感测位线SBL1和SBL3隔离开，并且子存储器单元阵列块MCA21的偶数位线BL2和BL4可与读出放大区SA11的偶数感测位线SBL2和SBL4隔离开。开关SW、SW1、SW11和SW1’可响应于伪位线控制信号DBLC、DBLC1和DBLC11或伪位线驱动控制信号dblc1而接通，并且可将预充电电压VBL施加至X存储器单元阵列块XBLK1和XBLK4、X存储器单元阵列块XBLK1或子存储器单元阵列块MCA11中的伪位线DBL。当选择子字线WL1时，可在连接至选择的子字线WL1的子存储器单元阵列块MCA11的存储器单元中的每一个的电容器C与对应的奇数位线BL1和BL3之间执行电荷共享操作。当执行电荷共享操作时，当在存储器单元MC中存储具有“高”逻辑电平的数据时，对应的位线的电压可从预充电电压VBL增大电压ΔV，并且当在存储器单元MC中存储具有“低”逻辑电平的数据时，对应的位线的电压可从预充电电压VBL减小电压(例如，ΔV)。因此，在根据本发明构思的示例实施例的DRAM装置中，当执行电荷共享操作时，将预充电电压VBL施加至伪位线DBL，从而可抑制连接至选择的子字线WL1的存储器单元中的每一个的存取晶体管AT的阈电压增大，因此，可提高电荷共享操作的稳定性。在执行电荷共享操作之后，可产生具有“低”逻辑电平的伪位线控制信号DBLC、DBLC1和DBLC11和伪位线驱动控制信号dblc1，并且可将开关SW、SW1、SW11和SW1’关断，以使得伪位线可转变为浮置状态。
参照图1至图6和图9，在时段T3中，控制信号产生器30-21和30-21’可响应于写命令WR和Y块选择信号YB1产生具有“高”逻辑电平的位线隔离门控信号ISOGC1和具有“高”逻辑电平的读出放大器控制信号SE1。伪位线控制器50、50’和50”还可在第二预定时段(例如，时段T3，也就是说，直到产生了具有“高”逻辑电平的对应的列选择信号CSL11的时段)将伪位线控制信号DBLC、DBLC1和DBLC11保持在“高”逻辑电平，如图9中的虚线所示。控制信号产生器30-21’还可在第二预定时段将伪位线控制信号DBLC1保持在“高”逻辑电平，如图9中的虚线所示。控制信号驱动器CSD和CSD’可产生具有“高”逻辑电平的第一位线隔离门驱动控制信号isogc1和第二位线隔离门驱动控制信号isogc2，并且可产生具有电源电压VDD的读出放大电压LA和具有地电压GND的反相读出放大电压LAB。控制信号驱动器CSD’还可在第二预定时段将伪位线驱动控制信号dblc1保持在“高”逻辑电平。也就是说，伪位线控制信号DBLC、DBLC1和DBLC11以及伪位线驱动控制信号dblc1可响应于第一位线隔离门驱动控制信号isogc1或第二位线隔离门驱动控制信号isogc2被激活，并且在对应的列选择信号被激活之前被去激活。开关SW、SW1、SW11和SW1’可被接通，并且还可在第二预定时段将预充电电压VBL施加至X存储器单元阵列块XBLK1和XBLK4、X存储器单元阵列块XBLK1或者X存储器单元阵列块XBLK1中的子存储器单元阵列块MCA11中的伪位线DBL。子存储器单元阵列块MCA11的奇数位线BL1和BL3可连接至读出放大区SA11中的奇数感测位线SBL1和SBL3，并且子存储器单元阵列块MCA21的偶数位线BL2和BL4可连接至读出放大区SA11中的偶数感测位线SBL2和SBL4。读出放大区SA11中的读出放大器sa1和sa2可被启用，可将读出放大区SA11中的奇数感测位线SBL1和SBL3和偶数感测位线SBL2和SBL4的具有“高”逻辑电平的数据放大至电源电压VDD，并且可将其具有“低”逻辑电平的数据放大至地电压GND。
参照图1至图6和图9，在时段T4中，控制信号产生器30-21和30-21’可将读出放大器控制信号SE1保持在“高”逻辑电平。列解码器30-11可在第三预定时段(例如，时段t4)产生具有“高”逻辑电平的列选择信号CSL11。读出放大电路SA1的输入和输出门IOG1和IOG2的NMOS晶体管N5至N8可响应于列选择信号CSL11而导通，并且可将具有“高”逻辑电平的数据和具有“低”逻辑电平的反相数据通过输入和输出线对LIO1和LIO2分别发送至感测位线对(SBL1和SBL2)和(SBL3和SBL4)。此外，读出放大电路SA1的读出放大器sa1和sa2可放大发送至感测位线对(SBL1和SBL2)和(SBL3和SBL4)的具有“高”逻辑电平的数据，并且可将已放大至电源电压VDD的数据发送至奇数位线BL1和BL3。因此，连接至子存储器单元阵列块MCA11的子块SMCA11的子字线WL1和奇数位线BL1和BL3的存储器单元可存储具有“高”逻辑电平的数据。连接至子块中的每一个的子字线WL1和奇数位线BL1和BL3的存储器单元(不包括连接至子存储器单元阵列块MCA11的子字线WL1的子块SMCA11)可存储放大的数据。列解码器30-11可产生具有“低”逻辑电平的列选择信号CSL11。因此，读出放大电路SA1的感测位线(SBL1和SBL2)和(SBL3和SBL4)与输入和输出线对LIO1和LIO2可断开。然后，子字线驱动器D1可不选择子字线WL1。控制信号产生器30-21和30-21’可产生具有“低”逻辑电平的读出放大器控制信号SE1，并且控制信号驱动器CSD和CSD’可产生具有预充电电压VBL的读出放大电压对LA和LAB。因此，可完成写操作。
在时段T5中，通过执行与时段T1中的操作相同的操作，存储器单元阵列10中的所有位线和所有感测位线可通过预充电电压VBL被预充电。
图10是示出根据本发明构思的示例实施例的DRAM装置中的读操作的操作波形图。图10示出了以下操作：读取存储在图4和图6所示的子存储器单元阵列块MCA11的子块SMCA11的各存储器单元MC当中连接在子字线WL1与奇数位线BL1和BL3之间的存储器单元MC中的具有“高”逻辑电平的数据。
参照图1至图6和图10，因为时段T1、T2、T3和T5中的操作与图9中的相同，所以可参照图9的描述理解这些操作。
参照图1至图6和图10，在时段T4中，控制信号产生器30-21和30-21’可将读出放大器控制信号SE1保持在“高”逻辑电平。列解码器30-11可在第三预定时段(例如，时段t4)产生具有“高”逻辑电平的列选择信号CSL11。读出放大电路SA1的输入和输出门IOG1和IOG2的NMOS晶体管N5至N8可响应于列选择信号CSL11而导通，并且可将通过读出放大电路SA1的读出放大器sa1和sa2放大的奇数感测位线SBL1和SBL3的具有电源电压VDD的数据和偶数感测位线SBL2和SBL4的具有地电压GND的数据发送至输入和输出线对LIO1和LIO2。因此，可读取存储在连接至子存储器单元阵列块MCA11的子块SMCA11的子字线WL1和奇数位线BL1和BL3的存储器单元中的具有“高”逻辑电平的数据。连接至除连接至子存储器单元阵列块MCA11的子字线WL1的子块SMCA11之外的子块中的每一个的子字线WL1和奇数位线BL1和BL3的存储器单元可存储放大的数据。列解码器30-11可产生具有“低”逻辑电平的列选择信号CSL11。因此，读出放大电路SA1的感测位线对(SBL1和SBL2)和(SBL3和SBL4)与输入和输出线对LIO1和LIO2断开。然后，子字线驱动器D1可不选择子字线WL1。控制信号产生器30-21和30-21’可产生具有“低”逻辑电平的读出放大器控制信号SE1，并且控制信号驱动器CSD和CSD’可产生具有预充电电压VBL的读出放大电压对LA和LAB。因此，可完成读操作。
在本发明构思的上述示例实施例中，虽然DRAM装置100、200、300和400的存储器单元阵列10和10’的伪位线DBL示为布置于在位线方向Y上排列在两端的X存储器单元阵列块XBLK1和XBLK4中，但是在其它实施例中，伪位线DBL可布置于在字线方向X上排列在两端的Y存储器单元阵列块YBLK1和YBLK4的外侧。在这些实施例中，当将预充电电压VBL施加至包括在在位线方向Y上排列在两端的X存储器单元阵列块XBLK1和XBLK4、X存储器单元阵列块XBLK1和XBLK4之一、或子存储器单元阵列块MCA11至MCA44之一中的伪位线时，也可将预充电电压VBL施加至布置于在字线方向X上排列在两端的Y存储器单元阵列块YBLK1和YBLK4的外侧上的伪位线。
在本发明构思的上述示例实施例中，虽然DRAM装置100、200、300和400的存储器单元阵列10和10’示为包括四个X存储器单元阵列块XBLK1至XBLK4和四个Y存储器单元阵列块YBLK1至YBLK4的构造，但是在其它实施例中，存储器单元阵列10和10’可包括五个或更多个X存储器单元阵列块和五个或更多个Y存储器单元阵列块。此外，在本发明构思的上述示例实施例中，虽然存储器单元阵列10和10’示为包括两个输入和输出线对LIO1和LIO2的构造，但是在其它实施例中，存储器单元阵列10和10’可包括三个或更多个输入和输出线对。另外，虽然DRAM装置100、200、300和400的控制信号产生器30-21至30-24和30-21’至30-24’示为排列在存储器单元阵列10和10’外部，但是在其它实施例中，控制信号产生器可排列在对应的联接区中。例如，控制信号产生器30-21和30-21’可排列在联接区CJ11、CJ21和CJ31中。
在本发明构思的上述示例实施例中，虽然描述了在执行DRAM装置的写操作和读操作的同时，在执行电荷共享操作的第一预定时段将预充电电压施加至伪位线，或者在为第一预定时段加上第二预定时段(在第一预定时段之后直到激活对应的列选择信号的时段)获得的时间进一步将预充电电压施加至伪位线，但是在其它实施例中，可在刷新操作中执行电荷共享操作，并且在这些实施例中，可将预充电电压施加至伪位线。
根据本发明构思的示例实施例，在对连接至选择的子字线的存储器单元执行电荷共享操作的同时，DRAM装置可将预充电电压施加至包括选择的子字线的存储器单元阵列块中的伪位线，因此，可抑制连接至选择的字线的存储器单元中的每一个的存取晶体管的阈电压增大。因此，可减小或防止会由未完全导通的存取晶体管引起的故障。
虽然参照附图描述了本发明构思的实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围和不改变必要特征的前提下，可进行各种修改。因此，应该仅按照描述性含义而不是为了限制的目的来看待上述实施例。

Claims (25)

1.一种动态随机存取存储器装置，包括：
存储器单元阵列，其包括：
第一子存储器单元阵列块，其包括多条第一子字线与多条第一奇数位线和多条伪位线之间的多个第一存储器单元；以及
第二子存储器单元阵列块，其包括多条第二子字线与多条第二奇数位线和多条第二偶数位线之间的多个第二存储器单元，
其中，所述存储器单元阵列具有其中所述多条第一奇数位线和所述多条第二偶数位线形成位线对的开放式位线架构，并且
其中，响应于选择所述多条第一子字线之一，在对连接至选择的所述多条第一子字线之一的所述多个第一存储器单元执行电荷共享操作的第一预定时段将预定电压施加至所述多条伪位线。
2.根据权利要求1所述的动态随机存取存储器装置，其中，所述预定电压是预充电电压，所述预充电电压在执行预充电操作的同时用于为除所述多条伪位线之外的所述多条第一奇数位线、所述多条第二奇数位线和所述多条第二偶数位线预充电。
3.根据权利要求1所述的动态随机存取存储器装置，还包括：
第一位线隔离门，其被构造为响应于第一位线隔离门控信号将所述多条第一奇数位线与奇数感测位线隔离；
第二位线隔离门，其被构造为响应于第二位线隔离门控信号将所述多条第二偶数位线与偶数感测位线隔离；
预充电电路，其被构造为响应于预充电控制信号来用预充电电压为所述奇数感测位线和所述偶数感测位线预充电；
读出放大器，其被构造为响应于读出放大电压对来放大所述奇数感测位线的数据和所述偶数感测位线的数据；以及
输入和输出门，其被构造为响应于对应的列选择信号在所述奇数感测位线和所述偶数感测位线与输入和输出线对之间发送数据。
4.根据权利要求3所述的动态随机存取存储器装置，其中，所述第一预定时段是所述第一位线隔离门控信号或所述第二位线隔离门控信号被去激活的时段。
5.根据权利要求3所述的动态随机存取存储器装置，其中，所述多条伪位线在除所述第一预定时段之外的时间具有浮置状态。
6.根据权利要求3所述的动态随机存取存储器装置，其中，所述动态随机存取存储器装置在为所述第一预定时段加上第二预定时段而获得的第三预定时段施加所述预定电压，所述第二预定时段是在所述第一预定时段之后直到所述列选择信号被激活的时段。
7.根据权利要求6所述的动态随机存取存储器装置，其中，所述多条伪位线在除所述第三预定时段之外的第四预定时段具有浮置状态。
8.一种动态随机存取存储器装置，包括存储器单元阵列，所述存储器单元阵列包括多个X存储器单元阵列块，其中所述多个X存储器单元阵列块中的每一个包括多个子存储器单元阵列块，所述多个子存储器单元阵列块中的每一个包括排列在多条子字线与多条奇数位线和多条偶数位线之间的多个存储器单元，所述存储器单元阵列具有其中所述多个子存储器单元阵列块的第一块的偶数位线和所述多个子存储器单元阵列块的第二块的奇数位线排列为形成位线对的开放式位线架构，所述第一块和所述第二块彼此邻近地排列，并且包括在排列在所述多个X存储器单元阵列块的两端的第一X存储器单元阵列块和第二X存储器单元阵列块中的子存储器单元阵列块的偶数位线或奇数位线是伪位线，
其中，响应于选择包括在所述第一X存储器单元阵列块和所述第二X存储器单元阵列块中的子存储器单元阵列块的多条子字线中的一条子字线，在对所述多个存储器单元中的连接至所选择的所述一条子字线的存储器单元执行电荷共享操作的第一预定时段将预定电压施加至包括所选择的所述一条子字线的子存储器单元阵列块中的伪位线。
9.根据权利要求8所述的动态随机存取存储器装置，其中，所述动态随机存取存储器装置还被构造为，在所述第一预定时段将所述预定电压施加至所述第一X存储器单元阵列块和所述第二X存储器单元阵列块当中的包括所选择的所述一条子字线的X存储器单元阵列块的伪位线，并且
所述动态随机存取存储器装置还包括：
伪位线控制器，其被构造为响应于激活命令和分别用于选择所述第一X存储器单元阵列块和所述第二X存储器单元阵列块的X块选择信号来产生在所述第一预定时段被激活的第一伪位线控制信号和第二伪位线控制信号；以及
第一开关和第二开关，其被构造为分别响应于所述第一伪位线控制信号和所述第二伪位线控制信号中的每一个将所述预定电压施加至包括在所述第一X存储器单元阵列块和所述第二X存储器单元阵列块中的每一个中的伪位线。
10.根据权利要求8所述的动态随机存取存储器装置，其中，所述动态随机存取存储器装置还被构造为在所述第一预定时段将所述预定电压施加至所述第一X存储器单元阵列块和所述第二X存储器单元阵列块中的伪位线，并且
所述动态随机存取存储器装置还包括：
伪位线控制器，其被构造为响应于激活命令和用于选择所述第一X存储器单元阵列块和所述第二X存储器单元阵列块的X块选择信号中的一个来产生在所述第一预定时段被激活的伪位线控制信号；以及
开关，其被构造为响应于所述伪位线控制信号将所述预定电压施加至包括在所述第一X存储器单元阵列块和所述第二X存储器单元阵列块中的伪位线。
11.根据权利要求8所述的动态随机存取存储器装置，其中，包括在所述多个X存储器单元阵列块中的所述多个子存储器单元阵列块构成多个Y存储器单元阵列块。
12.根据权利要求11所述的动态随机存取存储器装置，还包括：
伪位线控制器，其被构造为响应于激活命令，通过将用于选择所述第一X存储器单元阵列块和所述第二X存储器单元阵列块的X块选择信号与用于选择所述多个Y存储器单元阵列块的Y块选择信号组合来产生在所述第一预定时段被激活的多个伪位线控制信号；以及
多个开关，其被构造为响应于所述多个伪位线控制信号中的每一个将所述预定电压施加至包括在所述第一X存储器单元阵列块和所述第二X存储器单元阵列块的子存储器单元阵列块中的每一个中的伪位线。
13.根据权利要求11所述的动态随机存取存储器装置，还包括：
第一行解码器，其被构造为响应于激活命令和对应的X块选择信号而在n比特的行地址当中解码第一预定数量比特的行地址，并且产生多个主字线选择信号；
第二行解码器，其被构造为响应于所述激活命令、对应的X块选择信号和/或邻近于所述对应的X块选择信号的X块选择信号而在所述n比特的行地址当中解码第二预定数量比特的行地址，并且产生多个子字线选择信号；
列解码器，其被构造为响应于读命令或写命令和对应的Y块选择信号而在m比特的列地址中解码第三预定数量比特的列地址，并且产生多个列选择信号；以及
控制信号产生器，其被构造为响应于所述激活命令和对应的Y块选择信号产生位线隔离门控信号，并且响应于所述读命令或所述写命令和所述对应的Y块选择信号产生读出放大器控制信号。
14.根据权利要求11所述的动态随机存取存储器装置，其中，所述预定电压是预充电电压，所述预充电电压在执行预充电操作的同时为除所述伪位线之外的所述多条奇数位线和所述多条偶数位线预充电。
15.根据权利要求13所述的动态随机存取存储器装置，其中，所述子存储器单元阵列块包括多个子块，所述多个子块中的每一个包括所述多个存储器单元中的连接在所述多条子字线与所述偶数位线和所述奇数位线之间的预定数量的存储器单元，并且
所述存储器单元阵列还包括：
在位线方向上彼此邻近的子存储器单元阵列块之间的读出放大区；
在字线方向上彼此邻近的子存储器单元阵列块之间的子字线驱动器区；以及
位于所述读出放大区与所述子字线驱动器区的交叉部分的联接区。
16.根据权利要求15所述的动态随机存取存储器装置，其中，所述子字线驱动器区包括子字线驱动器，其被构造为通过将对应的主字线选择信号与子字线驱动选择信号中的每一个进行组合而在所述子存储器单元阵列块中的对应的一个子存储器单元阵列块的子字线当中选择对应的子字线，
所述联接区包括：
子字线选择信号驱动器，其被构造为响应于对应的Y块选择信号来驱动子字线选择信号，以及产生所述子字线驱动选择信号；以及
控制信号驱动器，其被构造为响应于对应的X块选择信号或邻近于所述对应的X块选择信号的X块选择信号来驱动位线隔离门控信号以产生第一位线隔离门驱动控制信号和第二位线隔离门驱动控制信号，以及响应于读出放大器控制信号产生读出放大电压对，并且所述读出放大区包括读出放大电路，所述读出放大电路被构造为响应于所述读出放大电压对来放大奇数感测位线的数据和偶数感测位线的数据。
17.根据权利要求16所述的动态随机存取存储器装置，其中，所述读出放大电路包括：
第一位线隔离门，其响应于所述第一位线隔离门驱动控制信号而接通，并且被构造为将在位线方向上彼此邻近的子存储器单元阵列块的第一块的偶数位线连接至偶数感测位线；
第二位线隔离门，其响应于所述第二位线隔离门驱动控制信号而接通，并且被构造为将在位线方向上彼此邻近的子存储器单元阵列块的第二块的奇数位线连接至奇数感测位线；
预充电电路，其被构造为响应于预充电控制信号来用预充电电压为所述奇数感测位线和所述偶数感测位线预充电；
读出放大器，其被构造为响应于读出放大电压对来放大所述奇数感测位线的数据和所述偶数感测位线的数据；以及
输入和输出门，其被构造为响应于对应的列选择信号在所述奇数感测位线和所述偶数感测位线与输入和输出线对之间发送数据。
18.根据权利要求17所述的动态随机存取存储器装置，其中，所述第一预定时段是第一位线隔离门控信号或第二位线隔离门控信号被去激活的时段。
19.根据权利要求17所述的动态随机存取存储器装置，其中，所述伪位线在除所述第一预定时段之外的第四预定时段具有浮置状态。
20.根据权利要求17所述的动态随机存取存储器装置，其中：
所述控制信号产生器还被构造为响应于所述激活命令、所述对应的Y块选择信号和用于选择所述第一X存储器单元阵列块和所述第二X存储器单元阵列块的X块选择信号中的一个来产生伪位线控制信号；
所述控制信号驱动器还被构造为响应于所述伪位线控制信号产生伪位线驱动控制信号；并且
所述读出放大区还包括响应于所述伪位线驱动控制信号而接通的开关，该开关被构造为将所述预定电压施加至所述多个子存储器单元阵列块中的所述对应的一个子存储器单元阵列块中的伪位线。
21.根据权利要求17所述的动态随机存取存储器装置，其中，所述控制信号产生器还被构造为在通过为所述第一预定时段加上第二预定时段而获得的第三预定时段激活伪位线控制信号，所述第二预定时段是在所述第一预定时段之后直到对应的列选择信号被激活的时段。
22.根据权利要求21所述的动态随机存取存储器装置，其中，所述伪位线在除所述第三预定时段之外的第五预定时段具有浮置状态。
23.一种动态随机存取存储器装置，包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元阵列块，其中所述多个存储器单元阵列块中的每一个包括多个子存储器单元阵列块，所述多个子存储器单元阵列块中的每一个包括排列在多条子字线与多条奇数位线和多条偶数位线之间的多个存储器单元，所述存储器单元阵列具有其中所述多个子存储器单元阵列块的第一块的偶数位线和所述多个子存储器单元阵列块的第二块的奇数位线形成位线对的开放式位线架构，所述第一块和所述第二块彼此邻近地排列，并且排列在所述多个存储器单元阵列块的两端的第一存储器单元阵列块和第二存储器单元阵列块的偶数位线或奇数位线是伪位线，
其中，响应于选择所述第一存储器单元阵列块和所述第二存储器单元阵列块的一条子字线，在对所述多个存储器单元中的连接至所选择的所述一条子字线的存储器单元执行电荷共享操作的第一预定时段将预定电压施加至包括所选择的所述一条子字线的存储器单元阵列块中的伪位线。
24.根据权利要求23所述的动态随机存取存储器装置，还包括：
伪位线控制器，其被构造为响应于激活命令和分别用于选择所述第一存储器单元阵列块和所述第二存储器单元阵列块的块选择信号产生在所述第一预定时段被激活的第一伪位线控制信号和第二伪位线控制信号；以及
第一开关和第二开关，其被构造为响应于所述第一伪位线控制信号和所述第二伪位线控制信号中的每一个将所述预定电压施加至包括在所述第一存储器单元阵列块和所述第二存储器单元阵列块中的每一个中的伪位线。
25.根据权利要求23所述的动态随机存取存储器装置，还包括：
伪位线控制器，其被构造为响应于激活命令和用于选择所述第一存储器单元阵列块和所述第二存储器单元阵列块的块选择信号中的一个来产生在所述第一预定时段被激活的伪位线控制信号；以及
开关，其被构造为响应于所述伪位线控制信号将所述预定电压施加至包括在所述第一存储器单元阵列块和所述第二存储器单元阵列块中的伪位线。
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