JP4221613B2 - ダイナミック半導体記憶装置及びその動作方法 - Google Patents
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Description
12 アレイコア
SA,/SA 共有線
TA トップアレイ
BA ボトムアレイ
WL,WLo,WLe ワード線
RWL,RWLo,RWLe 参照ワード線
SWL シフトワード線
BLt,/BLt,BLb,/BLb ビット線
MC メモリセル
RMC 参照メモリセル
SMC シフトメモリセル
C1 セルキャパシタ
C2 参照キャパシタ
C3 シフトキャパシタ
PSA P型センスアンプ
NSAt,NSAb N型センスアンプ
PCt,PCb ビット線プリチャージ回路
BLIt,BLIb アイソレータ
N1−N15 NチャネルMOSトランジスタ
P1−P3 PチャネルMOSトランジスタ
Claims (9)
- 第1のビット線と、
前記第1のビット線と対をなす第2のビット線と、
前記第1及び第2のビット線と交差するワード線と、
前記第1のビット線及び前記ワード線に接続されるメモリセルと、
前記第1及び第2のビット線と交差する参照ワード線と、
前記第2のビット線及び前記参照ワード線に接続される参照メモリセルと、
前記ワード線を活性化する手段と、
前記ワード線が活性化される前に前記第1及び第2のビット線を接地電圧又は電源電圧にプリチャージするビット線プリチャージ手段と、
前記ワード線が活性化されるとき前記参照ワード線を活性化する手段と、
前記参照ワード線が活性化される前に前記参照メモリセルを参照電圧にプリチャージする参照電圧プリチャージ手段と、
前記ワード線が活性化されるとき前記第1及び第2のビット線の電圧レベルをシフトさせるレベルシフト手段と、
第1の共有線と、
前記第1の共有線と対をなす第2の共有線と、
前記第1及び第2のビット線と前記第1及び第2の共有線との間に接続される第1のアイソレータと、
第1導電型センスアンプと、
第1の第2導電型センスアンプとを備え、
前記第1導電型センスアンプは、
前記第2の共有線に接続されるゲートと、前記第1の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第1の第1導電型電界効果トランジスタと、
前記第1の共有線に接続されるゲートと、前記第2の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第2の第1導電型電界効果トランジスタとを含み、
前記第1の第2導電型センスアンプは、
前記第2のビット線に接続されるゲートと、前記第1の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第1の第2導電型電界効果トランジスタと、
前記第1のビット線に接続されるゲートと、前記第2の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第2の第2導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。 - 請求項1に記載のダイナミック半導体記憶装置であって、
前記レベルシフト手段は、
前記第1及び第2のビット線と交差するシフトワード線と、
前記第1のビット線及び前記シフトワード線に接続される第1のシフトメモリセルと、
前記第2のビット線及び前記シフトワード線に接続される第2のシフトメモリセルと、
前記ワード線が活性化されるとき前記シフトワード線を活性化する手段と、
前記シフトワード線が活性化される前に前記第1及び第2のシフトメモリセルをシフト電圧にプリチャージするシフト電圧プリチャージ手段とを含む、ことを特徴とするダイナミック半導体記憶装置。 - 請求項2に記載のダイナミック半導体記憶装置であって、
前記第1のシフトメモリセルは、
第1のキャパシタと、
前記シフトワード線に接続されるゲートと、前記第1のビット線に接続されるソース/ドレインと、前記第1のキャパシタの一方電極に接続されるソース/ドレインとを有する第1の電界効果トランジスタとを含み、
前記第2のシフトメモリセルは、
第2のキャパシタと、
前記シフトワード線に接続されるゲートと、前記第2のビット線に接続されるソース/ドレインと、前記第2のキャパシタの一方電極に接続されるソース/ドレインとを有する第2の電界効果トランジスタとを含み、
前記シフト電圧プリチャージ手段は、
前記シフトワード線が活性化される前にオンになり、前記シフト電圧を前記第1のキャパシタに供給する第3の電界効果トランジスタと、
前記シフトワード線が活性化される前にオンになり、前記シフト電圧を前記第2のキャパシタに供給する第4の電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。 - 請求項1に記載のダイナミック半導体記憶装置であって、
前記第1の第2導電型センスアンプにおける第1及び第2の第2導電型電界効果トランジスタのしきい値電圧は前記第1導電型センスアンプにおける第1及び第2の第1導電型電界効果トランジスタのしきい値電圧よりも低い、ことを特徴とするダイナミック半導体記憶装置。 - 請求項1に記載のダイナミック半導体記憶装置であってさらに、
第3のビット線と、
前記第3のビット線と対をなす第4のビット線と、
前記第1及び第2の共有線と前記第3及び第4のビット線との間に接続された第2のアイソレータと、
第2の第2導電型センスアンプとを備え、
前記第2の第2導電型センスアンプは、
前記第4のビット線に接続されるゲートと、前記第1の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第3の第2導電型電界効果トランジスタと、
前記第3のビット線に接続されるゲートと、前記第2の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第4の第2導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。 - 請求項5に記載のダイナミック半導体記憶装置であって、
前記第2の第2導電型センスアンプにおける第3及び第4の第2導電型電界効果トランジスタのしきい値電圧は前記第1導電型センスアンプにおける第1及び第2の第1導電型電界効果トランジスタのしきい値電圧よりも低い、ことを特徴とするダイナミック半導体記憶装置。 - ダイナミック半導体記憶装置の動作方法であって、
前記ダイナミック半導体記憶装置は、
第1のビット線と、
前記第1のビット線と対をなす第2のビット線と、
前記第1及び第2のビット線と交差するワード線と、
前記第1のビット線及び前記ワード線に接続されるメモリセルと、
前記第1及び第2のビット線と交差する参照ワード線と、
前記第2のビット線及び前記参照ワード線に接続される参照メモリセルと、
第1の共有線と、
前記第1の共有線と対をなす第2の共有線と、
前記第1及び第2のビット線と前記第1及び第2の共有線との間に接続されるアイソレータと、
第1導電型センスアンプと、
第2導電型センスアンプとを備え、
前記第1導電型センスアンプは、
前記第2の共有線に接続されるゲートと、前記第1の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第1の第1導電型電界効果トランジスタと、
前記第1の共有線に接続されるゲートと、前記第2の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第2の第1導電型電界効果トランジスタとを含み、
前記第2導電型センスアンプは、
前記第2のビット線に接続されるゲートと、前記第1の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第1の第2導電型電界効果トランジスタと、
前記第1のビット線に接続されるゲートと、前記第2の共有線に接続されるドレインと、接地又は電源に直接接続されるソースとを有する第2の第2導電型電界効果トランジスタとを含み、
前記動作方法は、
前記ワード線が活性化される前に前記第1及び第2のビット線を接地電圧又は電源電圧にプリチャージするステップと、
前記参照ワード線が活性化される前に前記参照メモリセルを参照電圧にプリチャージするステップと、
前記第1及び第2のビット線並びに前記参照メモリセルがプリチャージされた後に前記ワード線及び前記参照ワード線を活性化するステップと、
前記ワード線が活性化されるとき前記第1及び第2のビット線の電圧レベルをシフトさせるステップと、
前記ワード線の活性化から所定時間経過後に前記アイソレータをオンにするステップと、
前記アイソレータのオンから所定時間経過後に前記ワード線を不活性化するステップと、
前記ワード線が不活性化された後に前記第1及び第2のビット線を接地電圧又は電源電圧に再プリチャージするステップとを含むことを特徴とするダイナミック半導体記憶装置の動作方法。 - 請求項7に記載のダイナミック半導体記憶装置の動作方法であってさらに、
前記ワード線の活性化から所定時間経過後に前記参照メモリセルを参照電圧に再プリチャージするステップを含むことを特徴とするダイナミック半導体記憶装置の動作方法。 - 請求項8に記載のダイナミック半導体記憶装置の動作方法であって、
前記ダイナミック半導体記憶装置はさらに、
前記第1及び第2のビット線と交差するシフトワード線と、
前記第1のビット線及び前記シフトワード線に接続される第1のシフトメモリセルと、
前記第2のビット線及び前記シフトワード線に接続される第2のシフトメモリセルとを備え、
前記動作方法はさらに、
前記シフトワード線が活性化される前に前記第1及び第2のシフトメモリセルをシフト電圧にプリチャージするステップと、
前記ワード線が活性化されるとき前記シフトワード線を活性化するステップと、
前記ワード線の活性化から所定時間経過後に前記第1及び第2のシフトメモリセルをシフト電圧に再プリチャージするステップとを含むことを特徴とするダイナミック半導体記憶装置の動作方法。
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