CN109872953A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，方法包括：提供半导体衬底，所述半导体衬底上具有鳍部和横跨所述鳍部的伪栅极结构；在所述鳍部和伪栅极结构上形成侧墙材料层，所述侧墙材料层覆盖伪栅极结构侧壁和顶部表面以及鳍部的侧壁和顶部表面；形成侧墙材料层后，在侧墙材料层表面形成介质层，所述介质层顶部表面低于鳍部顶部表面或与鳍部顶部表面齐平，暴露出鳍部顶部表面；形成介质层后，在伪栅极结构两侧的鳍部中形成凹槽，所述凹槽暴露出侧墙材料层的部分侧壁；对所述凹槽底部进行表面清洗处理；对凹槽底部进行表面清洗处理后，在所述凹槽内形成源漏掺杂层。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有的半导体器件的形成方法所形成的半导体器件性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够优化半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部和横跨所述鳍部的伪栅极结构；在所述鳍部和伪栅极结构上形成侧墙材料层，所述侧墙材料层覆盖伪栅极结构侧壁和顶部表面以及鳍部的侧壁和顶部表面；形成侧墙材料层后，在侧墙材料层表面形成介质层，所述介质层顶部表面低于鳍部顶部表面或与鳍部顶部表面齐平，暴露出鳍部顶部表面；形成介质层后，在伪栅极结构两侧的鳍部中形成凹槽，所述凹槽暴露出侧墙材料层的部分侧壁；对所述凹槽底部进行表面清洗处理；对凹槽底部进行表面清洗处理后，在所述凹槽内形成源漏掺杂层。
可选的，在伪栅极结构两侧的鳍部中形成凹槽的步骤包括：形成介质层后，去除伪栅极结构两侧鳍部顶部的侧墙材料层；去除伪栅极结构两侧鳍部顶部的侧墙材料层后，在伪栅极结构两侧的鳍部内形成凹槽。
可选的，所述表面清洗处理的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
可选的，所述湿法刻蚀的工艺参数包括：HF与H2O体积比为1/3000～1/100的氢氟酸溶液。
可选的，所述表面清洗处理的干法刻蚀参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。
可选的，所述侧墙材料层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述侧墙材料层的厚度为25埃～200埃。
可选的，所述介质层的形成步骤包括：形成侧墙材料层后，在侧墙材料层表面形成初始介质层；回刻蚀所述初始介质层，直至暴露出鳍部顶部表面，形成介质层。
可选的，所述介质层表面与鳍部顶部表面齐平。
可选的，所述介质层表面与鳍部顶部表面的距离为第一距离，所述鳍部顶部到隔离层表面的距离为第二距离，所述第一距离的高度小于第二距离的四分之一。
可选的，所述介质层表面低于鳍部顶部表面，所述介质层表面与鳍部顶部表面的距离为2nm～20nm。
可选的，所述伪栅极结构包括：伪栅介质层、位于伪栅介质层上的伪栅极层和第一侧墙，所述第一侧墙覆盖所述伪栅极层的侧壁。
可选的，形成所述源漏掺杂层的工艺包括外延生长工艺。
可选的，在外延生长形成源漏掺杂层的过程中，还包括对所述源漏掺杂层进行原位掺杂，在源漏掺杂层内掺杂第一离子。
可选的，当所述栅极结构用于形成P型器件时，源漏掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型；当所述栅极结构用于形成N型器件时，源漏掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型。
可选的，还包括：形成源漏掺杂层后，去除介质层和侧墙材料层，暴露出原来掺杂层表面；去除介质层和侧墙材料层后，在鳍部、伪栅极结构和源漏掺杂层上形成第二介质层，所述第二介质层暴露出伪栅极结构顶部表面；形成第二介质层后，去除伪栅极结构，在第二介质层内形成栅开口；形成栅开口后，在栅开口内形成栅极结构；形成栅极结构后，在栅极结构两侧的第二介质层内形成开口，所述开口暴露出源漏掺杂层的顶部表面和侧壁表面；形成开口后，在所述开口内形成插塞，所述插塞覆盖源漏掺杂层顶部表面和侧壁表面。
相应的，本发明还提供采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，形成侧墙材料层后，在侧墙材料层表面形成介质层，所述介质层覆盖所述鳍部侧壁；对凹槽底部进行中间处理去除鳍部表面的氧化物，中间处理过程中会同时消耗掉凹槽侧壁的侧墙材料层下方的部分隔离层；侧墙材料层和位于侧墙材料层表面的介质层共同支撑凹槽侧壁的侧墙材料层，防止了凹槽侧壁的侧墙材料层的坍塌，使得所形成的凹槽形貌完整，凹槽内形成的源漏掺杂层的形貌完整。且由于侧墙材料侧层的限制，所形成的源漏掺杂层的形状规则，后续形成的全接触插塞与源漏掺杂层的接触面积增大，接触电阻减小，半导体器件可承受的电流增大，提高了半导体器件的性能。
附图说明
图1至图5是一种半导体器件的结构示意图；
图6至图15是本发明一实施例的半导体器件的形成方法的结构示意图。
具体实施方式
如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图5是一种半导体器件的结构示意图。
请参考图1和图2，图2为沿图1中切割线N-N1的剖面图，提供半导体衬底100，所述半导体衬底上具有鳍部110及隔离结构101，所述隔离结构101覆盖鳍部110部分侧壁；在所述鳍部上形成横跨鳍部的伪栅极结构，所述伪栅结构包括位于半导体衬底表面的伪栅介质层102、位于所述伪栅介质层102上的伪栅极层120、位于伪栅极层120表面的保护层103、以及位于伪栅极层侧壁的第一侧墙130，且所述第一侧墙130位于所述伪栅介质层102上。在所述伪栅极结构、鳍部110和隔离结构101上形成第二侧墙材料层140。
请参考图3，图3和图2剖面方向一致，形成所述第二侧墙材料层140后，回刻蚀所述第二侧墙材料层140，在第一侧墙130侧壁形成第二侧墙141，所述第二侧墙141还位于鳍部110侧壁；形成第二侧墙141后，在伪栅极结构两侧的鳍部中形成第一凹槽104。
请参考图4，形成第一凹槽104之后，对第一凹槽104底部表面进行表面清洗处理，形成第二凹槽105，所述第二凹槽105底部表面部分位于第二侧墙141底部。
请参考图5，形成第二凹槽105之后，在所述第二凹槽105内形成源漏掺杂层150。
然而，上述方法形成的半导体器件的性能较差，随着半导体技术的发展，半导体器件的关键尺寸越来越小，相应的侧墙厚度也相应降低。通常来说清洗工艺采用的时湿法刻蚀工艺，由于对所述第一凹槽104底部进行中间处理的工艺为湿法刻蚀，所述湿法刻蚀为各向同性的，清洁鳍部表面的氧化物的同时，会沿垂直于鳍部延伸方向且平行于半导体衬底平面方向刻蚀隔离结构，使得第二凹槽105底部相对于第一凹槽104沿垂直于鳍部延伸方向且平行于半导体衬底平面方向距离增加，即第二侧墙141底部的隔离结构101会被去除，第二侧墙141本身厚度较薄，底部起支撑作用的隔离结构101被去除后，使得第二侧墙141的底部容易由于失去支撑而坍塌，第二侧墙141坍塌会导致无法形成规则的源漏掺杂层，影响后续形成的半导体器件的性能。
为了解决上述技术问题，本发明技术方案通过，在侧墙材料层表面形成介质层，介质层和侧墙材料层共同支撑，防止了凹槽侧壁的侧墙材料层的坍塌，使得所形成的凹槽形貌完整，凹槽内形成的源漏掺杂层的形貌完整，从而提高了器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图15是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图6，提供半导体衬底200，所述半导体衬底200上具有鳍部210。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
本实施例中，鳍部210的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。所述鳍部210的数量为一个或多个。
本实施例中，还包括：在所述半导体衬底200上形成隔离结构201，所述隔离结构201覆盖鳍部210的部分侧壁表面。所述隔离结构210的材料包括氧化硅。
形成横跨鳍部结构的伪栅极结构，伪栅极结构覆盖鳍部结构的部分顶部表面和部分侧壁表面。所述伪栅极结构包括伪栅极结构本体和覆盖伪栅极结构本体侧壁的第一侧墙，所述伪栅极结构本体包括：伪栅介质层、位于伪栅介质层上的伪栅极层，所述第一侧墙覆盖所述伪栅极层的侧壁。请参考图7和图8。
请参考图7，在所述半导体衬底200上形成横跨鳍部210的伪栅极结构本体，伪栅极结构本体覆盖鳍部210的部分顶部表面和部分侧壁表面。
所述伪栅极结构本体包括横跨鳍部210的伪栅介质层202、位于伪栅介质层202上的伪栅电极层220以及位于伪栅电极层220顶部的保护层203。
本实施例中，所述伪栅介质层202的材料为氧化硅。所述伪栅电极层220的材料为多晶硅。其中，伪栅介质层202位于隔离结构201部分表面、且覆盖鳍部210的部分顶部表面和部分侧壁表面。
所述保护层203的材料包括SiN、SiCN、SiBN或SiON。本实施例中，所述保护层203的材料为SiN。
请参考图8，形成伪栅极结构本体之后，在所述伪栅电极层220侧壁形成第一侧墙231。
形成所述第一侧墙231的步骤包括：在所述隔离结构201、鳍部210和伪栅极结构本体上形成第一侧墙材料层(图未示)；回刻蚀所述第一侧墙材料层，直至暴露出保护层203和伪栅介质层202，在伪栅电极层220侧壁形成第一侧墙231。
形成所述第一侧墙材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺。
本实施例中，所述第一侧墙材料层的形成工艺为原子层沉积工艺，所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
本实施例中，所述半导体器件的形成步骤还包括：形成第一侧墙之后，对所述鳍部进行离子注入，形成轻掺杂区。
请参考图9和图10，图10为图9沿N-N1方向的剖面图，形成轻掺杂区后，在所述鳍部210和伪栅极结构上形成初始第二侧墙材料层240。
所述初始第二侧墙材料层240用于为形成第二侧墙材料层提供材料。
所述初始第二侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中所述初始第二侧墙材料层的材料为氮化硅。
所述初始第二侧墙材料层的形成工艺包括沉积工艺，如化学气相沉积工艺或原子层沉积工艺。本实施例中，所述第二侧墙材料层的形成工艺为原子层沉积工艺，所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
所述初始第二侧墙材料层的厚度为25埃～200埃。
在本实施例中，后续在第二侧墙材料层表面形成介质层。所述介质层的形成步骤包括：形成侧墙材料层后，在侧墙材料层表面形成初始介质层；回刻蚀所述初始介质层，形成介质层，所述介质层暴露出鳍部顶部表面。具体步骤请掺杂图11至图12。
请参考图11，在所述初始第二侧墙材料层240上形成初始介质层204；所述初始介质层204覆盖所述初始第二侧墙材料层240表面，且所述初始介质层204表面高于鳍部210表面。
所述初始介质层204为后续形成介质层提供材料层。
所述初始介质层204的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺的一种或多种组合。
在一实施例中，形成所述初始介质层204的工艺为采用流体化学气相沉积工艺在所述第二侧墙材料层240上形成初始介质层204。所述形成工艺采用流体化学气相沉积填充的初始介质层204在初始具有流动性，能够充分填充于鳍部210之间，并且不易产生空隙等缺陷，从而保证半导体结构的电学性能。
请参考图12，形成初始介质层204后，回刻蚀所述初始介质层204形成介质层205，所述介质层205位于初始第二侧墙材料层240表面，暴露出鳍部顶部表面。
所述介质层205形成于初始第二侧墙材料层240表面，介质层205、鳍部210与初始第二侧墙材料层形成具有厚度的整体膜层，后续在该整体膜层内形成凹槽，所述凹槽侧壁暴露出第二侧墙材料层，所述凹槽暴露出第二侧墙材料层部分底部表面，由于整体膜层之间具有内聚力，即使在鳍部高度方向上的第二侧墙材料层底部失去了支撑，第二侧墙材料层由于整体膜层的特性维持原有形貌，使得凹槽形貌完整，后续形成的源漏掺杂层也为规则形状，后续形成全接触插塞时与源漏掺杂层的接触电阻较小，从而提高器件的性能。
所述介质层205的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述介质层205的材料为氧化硅。
回刻蚀所述初始介质层204的工艺为干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CH4气体、CHF3气体，CH4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，射频功率为100W～1300W，直流电流为80V～500V，时间为4秒～50秒。
在本实施中所述介质层205表面与鳍部210顶部表面齐平，此时第二侧墙材料层241的侧墙最高，能够保证后续形成的受第二侧墙材料层241限制的源漏掺杂层250的体积较大，从而减小接触电阻，进而提高器件的性能。
在其他实施例中，所述介质层205表面低于鳍部210顶部表面，所述介质层205表面与鳍部210顶部表面的距离为第一距离，所述第一距离为2nm～20nm。
当所述第一距离大于20nm时，介质层的厚度过薄，对第二侧墙材料层241的支撑作用有限，无法保证后续形成的凹槽侧壁的第二侧墙材料层241不会发生坍塌。
请参考图13，形成介质层205后，在伪栅极结构两侧的鳍部210中形成第一凹槽206，所述第一凹槽206暴露出第二侧墙材料层241的侧壁。
在伪栅极结构两侧的鳍部210中形成第一凹槽206的步骤包括：形成介质层后205，去除伪栅极结构两侧鳍部210顶部的初始第二侧墙材料层240，形成第二侧墙材料层241；形成第二侧墙材料层241之后，去除伪栅极结构两侧的鳍部210，形成第一凹槽206。
去除伪栅极结构两侧鳍部210顶部的初始第二侧墙材料层240的工艺为干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，直流电流为30V～100V，时间为4秒～50秒。
去除伪栅极结构两侧鳍部210的工艺参数包括：第一阶段采用CF4和H2气体的混合气体，CF4流量为10sccm～30sccm，H2流量为10sccm～130sccm，时间为7s，温度为70摄氏度；第二阶段采用包括CH3F气体、O2和He的混合气体，CH3F流量为60sccm～200sccm，O2流量为50sccm～115sccm，He流量为50sccm～120sccm，时间为5秒～15s，温度为35摄氏度～75摄氏度。
请参考图14，形成第一凹槽206之后，对所述第一凹槽206底部进行中间处理，形成第二凹槽207。
所述第一凹槽206后续用于形成源漏掺杂层，所述源漏掺杂层采用外延生长工艺形成，需要保证外延基底表面洁净无杂质，故需要对第一凹槽206底部的鳍部210表面进行中间处理，使得所述鳍部210表面的清洁。所述鳍部210表面的杂质主要为氧化物，故需要去除表面的氧化物。
本实施例中，所述中间处理的工艺为SiCoNi工艺，所述工艺参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。
在一实施例中，所述中间处理的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：HF与H2O体积比为1/3000～1/100的氢氟酸溶液。
对第一凹槽206底部进行中间处理去除鳍部210表面的氧化物，中间处理过程中会同时消耗掉第一凹槽206侧壁的侧墙材料层下方的部分隔离层形成第二凹槽207；第二侧墙材料层241和位于第二侧墙材料层241表面的介质层205共同支撑第二凹槽207侧壁的第二侧墙材料层241，防止了第二凹槽207侧壁的第二侧墙材料层241的坍塌，使得所形成的第二凹槽207形貌完整，从而保证了后续形成的源漏掺杂层250的形貌规则，后续形成的全接触插塞与源漏掺杂层250的接触面积增大，接触电阻减小，半导体器件可承受的电流增大，提高了半导体器件的性能。
请参考图15，在所述第二凹槽207内形成源漏掺杂层250。
形成所述源漏掺杂层250的工艺包括外延生长工艺，在外延生长形成源漏掺杂层250的过程中，还包括对所述源漏掺杂层250进行原位掺杂，在源漏掺杂层250内掺杂第一离子。
当所述栅极结构用于形成P型器件时，源漏掺杂层250的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型；当所述栅极结构用于形成N型器件时，源漏掺杂层250的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型。
形成源漏掺杂层250后，去除介质层205和第二侧墙材料层241，暴露出源漏掺杂层250表面；去除介质层205和第二侧墙材料层241后，在鳍部210、伪栅极结构和源漏掺杂层250上形成第二介质层，所述第二介质层覆盖伪栅极结构侧壁表面，暴露出伪栅极结构顶部表面；形成第二介质层后，去除伪栅极结构本体，形成栅开口；形成栅开口后，在栅开口内形成栅极结构；形成栅极结构后，在栅极结构两侧的第二介质层内形成开口，所述开口暴露出源漏掺杂层250的顶部表面和侧壁表面；形成开口后，在所述开口内形成插塞，所述插塞覆盖源漏掺杂层250顶部表面和侧壁表面。
对第一凹槽206底部进行中间处理去除鳍部210表面的氧化物，中间处理过程中会同时消耗掉第一凹槽206侧壁的侧墙材料层下方的部分隔离层形成第二凹槽207；第二侧墙材料层241和介质层205共同支撑第二凹槽207侧壁的第二侧墙材料层241，防止了第二凹槽侧壁的第二侧墙材料层241的坍塌，使得所形成的第二凹槽207形貌完整，从而保证了后续形成的源漏掺杂层250的形貌规则，形成的全接触插塞与源漏掺杂层250的接触面积增大，接触电阻减小，半导体器件可承受的电流增大，提高了半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍部和横跨所述鳍部的伪栅极结构；
在所述鳍部和伪栅极结构上形成侧墙材料层，所述侧墙材料层覆盖伪栅极结构侧壁和顶部表面以及鳍部的侧壁和顶部表面；
形成侧墙材料层后，在侧墙材料层表面形成介质层，所述介质层顶部表面低于鳍部顶部表面或与鳍部顶部表面齐平，暴露出鳍部顶部表面；
形成介质层后，在伪栅极结构两侧的鳍部中形成凹槽，所述凹槽暴露出侧墙材料层的部分侧壁；
对所述凹槽底部进行表面清洗处理；
对凹槽底部进行表面清洗处理后，在所述凹槽内形成源漏掺杂层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在伪栅极结构两侧的鳍部中形成凹槽的步骤包括：形成介质层后，去除伪栅极结构两侧鳍部顶部的侧墙材料层；去除伪栅极结构两侧鳍部顶部的侧墙材料层后，在伪栅极结构两侧的鳍部内形成凹槽。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述表面清洗处理的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀的工艺参数包括：HF与H2O体积比为1/3000～1/100的氢氟酸溶液。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述表面清洗处理的干法刻蚀参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙材料层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙材料层的厚度为25埃～200埃。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的形成步骤包括：形成侧墙材料层后，在侧墙材料层表面形成初始介质层；回刻蚀所述初始介质层，直至暴露出鳍部顶部表面，形成介质层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述介质层表面与鳍部顶部表面齐平。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述介质层表面与鳍部顶部表面的距离为第一距离，所述鳍部顶部到隔离层表面的距离为第二距离，所述第一距离小于第二距离的四分之一。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述介质层表面低于鳍部顶部表面，所述介质层表面与鳍部顶部表面的距离为2nm～20nm。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极结构包括：伪栅介质层、位于伪栅介质层上的伪栅极层和第一侧墙，所述第一侧墙覆盖所述伪栅极层的侧壁。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层的工艺包括外延生长工艺。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，在外延生长形成源漏掺杂层的过程中，还包括对所述源漏掺杂层进行原位掺杂，在源漏掺杂层内掺杂第一离子。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，当所述栅极结构用于形成P型器件时，源漏掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型；当所述栅极结构用于形成N型器件时，源漏掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成源漏掺杂层后，去除介质层和侧墙材料层，暴露出源漏掺杂层表面；去除介质层和侧墙材料层后，在鳍部、伪栅极结构和源漏掺杂层上形成第二介质层，所述第二介质层暴露出伪栅极结构顶部表面；形成第二介质层后，去除伪栅极结构，在第二介质层内形成栅开口；形成栅开口后，在栅开口内形成栅极结构；形成栅极结构后，在栅极结构两侧的第二介质层内形成开口，所述开口暴露出源漏掺杂层的顶部表面和侧壁表面；形成开口后，在所述开口内形成插塞，所述插塞覆盖源漏掺杂层顶部表面和侧壁表面。
17.如权利要求1至16任意一项方法形成的半导体器件。
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