CN109859665A - 移位寄存器及包括该移位寄存器的显示装置 - Google Patents

移位寄存器及包括该移位寄存器的显示装置 Download PDF

Info

Publication number
CN109859665A
CN109859665A CN201811361953.5A CN201811361953A CN109859665A CN 109859665 A CN109859665 A CN 109859665A CN 201811361953 A CN201811361953 A CN 201811361953A CN 109859665 A CN109859665 A CN 109859665A
Authority
CN
China
Prior art keywords
node
transistor
level voltage
shift register
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811361953.5A
Other languages
English (en)
Inventor
林裕锡
金劭贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN109859665A publication Critical patent/CN109859665A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)

Abstract

公开了一种移位寄存器及包括该移位寄存器的显示装置。移位寄存器包括多个级。多个级之中的第N级包括：第一开关单元，用于接收正向驱动信号或反向驱动信号并且控制Q‑节点；第二开关单元，用于接收第N+2时钟信号并且控制QB‑节点；第三开关单元，当Q‑节点被充电至高电平电压时，第三开关单元用于将QB‑节点放电至低电平电压，并且当QB‑节点被充电至高电平电压时，第三开关单元用于将Q‑节点放电至所述低电平电压；和输出单元，用于基于Q‑节点处的电压将第N时钟信号输出至输出端子。因此，可在两个方向上驱动移位寄存器。

Description

移位寄存器及包括该移位寄存器的显示装置
相关申请的交叉引用
本申请要求于2017年11月17日在韩国知识产权局提交的韩国专利申请第10-2017-0153866号的优先权，通过引用将该专利申请的公开内容并入本文。
技术领域
本公开内容涉及一种移位寄存器及包括该移位寄存器的显示装置，尤其涉及一种可在正向方向和反向方向上驱动的移位寄存器及包括该移位寄存器的显示装置。
背景技术
随着信息技术发展，作为给用户提供信息的媒介的显示装置的市场正在增长。诸如移动电话、平板、导航装置、膝上型电脑、电视、监视器和公共显示器(PD)之类的电子装置基本上包括显示装置，因此对于显示装置的需求不断增加。这种显示装置包括用于显示图像的多个像素、以及用于控制像素，使得每个像素透射或发射光的驱动器。
显示装置的驱动器单元包括：用于给像素阵列的数据线施加数据信号的数据驱动器、用于依次给像素阵列的栅极线(扫描线)施加与数据信号同步的栅极信号(或扫描信号)的栅极驱动器(或扫描驱动器)、以及用于控制数据驱动器和栅极驱动器的时序控制器。
栅极驱动器包括用于产生栅极信号的移位寄存器。移位寄存器包括以从属方式彼此连接的多个级。每个级响应于驱动信号产生输出并且根据移位信号将输出移动至后级。以这种方式，栅极驱动器依次驱动移位寄存器中的多个级，以产生栅极信号。
发明内容
本申请的发明人在正向方向上依次驱动的多个级中发现以下问题：为了在反向方向上驱动各级，即使给最后一级施加驱动信号，也不能从最后一级到第一级驱动各级。
在现有的移位寄存器中，驱动信号施加至顶部级，使得从顶部级到底部级依次驱动移位寄存器。换句话说，移位寄存器被设计成仅在一个方向上驱动。因此，当在将显示面板组装到显示装置中的工艺期间显示面板中的移位寄存器反向放置时，移位寄存器不能在反向方向上操作。
因此，本申请的发明人设计出一种具有新颖结构的使多个级不仅在从顶部级到底部级的方向上驱动，而且还在从底部级到顶部级的方向上驱动的移位寄存器，即，双向移位寄存器、以及包括该移位寄存器的显示装置。
在这点上，本申请的发明人认识到以下问题：双向移位寄存器需要在其中设置比仅在一个方向上驱动的移位寄存器更多的晶体管。随着移位寄存器中设置的晶体管的数量增加，移位寄存器占据的面积增加，这会增加无效区域的面积。特别是，在高分辨率显示装置中，像素的数量增加并且栅极线(或扫描线)的数量也增加，因而移位寄存器的面积增加的问题可变得更加严重。
鉴于上述内容，本申请的发明人设计出一种具有新颖结构的移位寄存器，其中单个级输出多个输出信号，由此减少移位寄存器的级的数量并且减小移位寄存器占据的面积。
此外，本申请的发明人还设计出一种具有新颖结构的移位寄存器，其需要使移位寄存器在正向方向上以及方向方向上操作的最少数量的晶体管，使得可减小移位寄存器占据的面积。
鉴于上述内容，本公开内容的一个目的是提供一种可双向驱动的移位寄存器及包括该移位寄存器的显示装置。
本公开内容的另一个目的是提供一种可在增加最少数量晶体管的情况下双向驱动，使得可减小移位寄存器占据的面积的移位寄存器及包括该移位寄存器的显示装置。
本公开内容的再一个目的是提供一种其中单个级输出多个输出信号，使得级的数量减少的移位寄存器及包括该移位寄存器的显示装置。
应当注意，本公开内容的目的不限于上述目的，通过下面的描述，本公开内容的其他目的对于本领域技术人员来说将是显而易见的。
根据本公开内容的一个方面，提供了一种移位寄存器，包括多个级。所述多个级之中的第N级包括：第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；第二开关单元，所述第二开关单元用于接收第N+2时钟信号并且控制QB-节点；第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；和输出单元，所述输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至输出端子。因此，可在两个方向上驱动移位寄存器。
根据本公开内容的另一个方面，提供了一种移位寄存器，包括多个级。所述多个级之中的第N级包括：第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；第二开关单元，所述第二开关单元用于接收第N+3时钟信号并且控制QB-节点；第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；第一输出单元，所述第一输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至第一输出端子；和第二输出单元，所述第二输出单元用于基于所述Q-节点处的电压将第N+1时钟信号输出至第二输出端子。因此，可在两个方向上驱动移位寄存器且同时可减小移位寄存器的面积。
根据本公开内容示例性实施方式的显示装置可包括根据本公开内容的多种示例性实施方式中任意一个的移位寄存器。因此，显示装置可包括可在两个方向上驱动且可减小无效区域的面积的移位寄存器。
在附图和下面的描述中阐述本申请中描述的主题的一个或多个实施方式的细节。
根据本公开内容的示例性实施方式，移位寄存器的单个级可接收正向起始信号或反向起始信号或者来自前级或后级的输出信号，并且可基于接收的信号在正向方向或反向方向上驱动。
此外，根据本公开内容的示例性实施方式，移位寄存器的单个级可输出多个输出信号，以减少移位寄存器中包括的级的数量并且减小移位寄存器的面积。
此外，根据本公开内容的示例性实施方式，可在增加最少数量晶体管的情况下实现双向移位寄存器，使得可减小无效区域的面积。
应当注意，本公开内容的效果不限于上述的那些，通过下面的描述，本公开内容的其他效果对于本领域技术人员来说将是显而易见的。
附图说明
将从下面结合附图的详细描述更清楚地理解本公开内容上述和其他的方面、特征和其他优点，其中：
图1是根据本公开内容一示例性实施方式的包括移位寄存器的显示装置的框图；
图2是根据本公开内容一示例性实施方式的移位寄存器的框图；
图3是根据本公开内容一示例性实施方式的移位寄存器的第N级的电路图；
图4A和图4B是示出用于图3中所示的第N级的驱动信号的波形的示图；
图5是根据本公开内容另一示例性实施方式的移位寄存器的框图；
图6是根据本公开内容另一示例性实施方式的移位寄存器的第N级的电路图；
图7A和图7B是示出用于图6中所示的第N级的驱动信号的波形的示图。
具体实施方式
本公开内容的优点和特征及实现这些优点和特征的方法从下面参照附图的示例性实施方式的描述将变得更加显而易见。然而，本公开内容不限于在此公开的示例性实施方式，而是可以以各种不同的方式实现。提供这些示例性实施方式是为了使本公开内容的公开完整并将本公开内容的范围充分传递给本领域技术人员。应当注意，本公开内容的范围仅由权利要求限定。
附图中给出的要素的图形、尺寸、比例、角度、数字仅仅是举例说明性的，而不是限制性的。此外，在描述本公开内容时，可省略对已知技术的描述，以便不会不必要地使本公开内容的主旨模糊不清。注意，说明书和权利要求中使用的术语“包括”、“具有”和“包含”等不应解释为限于其后列出的部件，除非明确有相反表述。
在描述要素时，即使没有明确说明，这些要素仍解释为包括误差范围。
在描述位置关系，诸如“要素A在要素B上”、“要素A在要素B上方”、“要素A在要素B下方”和“要素A在要素B旁边”时，另一要素C可设置在要素A和B之间，除非明确使用了术语“直接”或“紧接”。
如在此使用的，措词“要素A在要素B上”是指要素A可直接设置在要素B上和/或要素A可经由另一要素C间接设置在要素B上。
说明书中和权利要求中的术语“第一”、“第二”等用来在相似要素之间进行区分，必然不用来描述次序或时间顺序。这些术语仅用于将一个要素与另一个要素区分开。因此，如在此使用的，在本公开内容的技术思想内第一要素可以是第二要素。
相似的参考标记在整个说明书中表示相似的要素。
附图未按比例绘出，附图中的各要素的相对尺寸被示意性地描述，未必按比例绘出。
本公开内容各示例性实施方式的特征可部分或整体地组合。如本领域技术人员将清楚理解到的，技术上的各种相互作用和操作是可能的。各示例性实施方式可单独地或组合地实施。
下文中，将参照附图详细描述本公开内容的示例性实施方式。
图1是根据本公开内容一示例性实施方式的包括移位寄存器的显示装置的框图。参照图1，显示装置100包括显示面板110、时序控制器150、数据驱动器120、以及扫描驱动器130和140。
显示面板110包括多个像素，每个像素由彼此交叉的多条数据线DL和多条栅极线GL(或扫描线)界定并且连接至数据线DL和栅极线GL。显示面板110包括由多个像素PX界定的有效区域110A和其中形成各种信号线、焊盘等的无效区域。显示面板110可实现为用在诸如液晶显示装置、有机发光显示装置和电泳显示装置之类的各种显示装置中的显示面板。此外，显示面板110可实现为用在实现虚拟现实的显示装置中的显示面板。可与典型的显示面板类似地制造实现虚拟现实的显示面板。然而，因为其设计成具有超高分辨率，所以减少线的数量和扫描驱动器的尺寸非常重要。
单个像素PX包括连接至栅极线GL和/或数据线DL的晶体管、以及响应于由晶体管提供的栅极信号和数据信号操作的像素电路。根据像素电路的构造，显示面板110可由包括液晶元件的液晶显示面板或包括有机发光元件的有机发光显示面板实现。
例如，当显示面板110由液晶显示面板实现时，显示面板110可实现为扭曲向列(TN)模式LCD、垂直取向(VA)模式LCD、面内切换(IPS)模式LCD、边缘场切换(FFS)模式LCD或电控双折射(ECB)模式LCD等。当显示面板110实现为有机发光显示面板时，显示面板110可以是顶部发光型的、底部发光型的或双侧发光型的。
时序控制器150经由连接至图像板的诸如LVDS和TMDS接口之类的接收电路接收时序信号，诸如垂直同步信号、水平同步信号、数据使能信号和点时钟。时序控制器150基于接收的时序信号产生用于控制数据驱动器120以及扫描驱动器130和140的工作时序的时序控制信号。
数据驱动器120包括多个源极驱动集成电路(IC)。多个源极驱动IC从时序控制器150接收数字视频数据RGB和源极时序控制信号DDC。源极驱动IC响应于源极时序控制信号DDC将数字视频数据RGB转换为伽马电压，以产生数据电压，并且经由显示面板110的数据线DL施加数据电压。源极驱动IC通过玻上芯片(chip-on-glass，COG)工艺或带式自动焊接(TAB)工艺连接至显示面板110的数据线DL。源极驱动IC可形成在显示面板110上或者可形成在单独的PCB上并连接至显示面板110。
扫描驱动器130和140包括电平转换器130和移位寄存器140。电平转换器130转换以晶体管-晶体管-逻辑(TTL)电平从时序控制器150输入的时钟信号CLK的电平，然后将其提供至移位寄存器140。移位寄存器140可通过使用GIP技术以晶体管的形式形成在显示面板110的无效区域110B中。移位寄存器140包括多个级ST，多个级ST用于响应于时钟信号CLK和驱动信号移位扫描信号，以将其输出。移位寄存器140中包括的级ST经由多个输出端子依次输出扫描输出Gout。
扫描输出Gout包括高电平电压VGH和低电平电压VGL。当通过输出端子输出的扫描输出Gout是高电平电压VGH时，显示面板110的栅极线GL接收高电平电压VGH并使像素PX发光。一旦像素PX发光，就从与该像素PX连接的级ST的输出端子输出低电平电压VGL的扫描输出Gout，使得不引入要传输至下一像素PX的数据信号。优选的是，来自级ST的输出端子OUT的扫描输出Gout在像素PX发光的同时保持高电平电压VGH达足够时间。
图2是根据本公开内容一示例性实施方式的移位寄存器的框图。图3是根据本公开内容一示例性实施方式的移位寄存器的第N级的电路图。
参照图2，移位寄存器140包括多个级ST。多个级ST以从属方式彼此连接，并且多个级ST中的每一个可单独输出扫描输出Gout。在图2中，为了图示方便示出了第N级ST(N)到第N+3级ST(N+3)。
在下面的描述中，“前级”是指位于级ST的之前(上面)位置处的至少一个级。“后级”是指位于级ST的之后(下面)位置处的至少一个级。
多个级ST中的每一个接收具有i个不同相位的时钟信号CLK之一。例如，可给多个级ST中的每一个施加相位依次延迟的四个时钟信号CLK之一。四个时钟信号CLK的相位依次延迟，使得逻辑HIGH的脉冲依次延迟并且不与另一个脉冲重叠。四个时钟信号CLK依次输出作为扫描输出Gout。
更具体地说，当在从顶部的级ST到底部的级ST的正向方向上驱动各级ST时，四个时钟信号CLK可按照第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的顺序具有高电平的脉冲。另一方面，当在从底部的级ST到顶部的级ST的反向方向上驱动各级ST时，四个时钟信号CLK可按照第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CLK1的顺序具有高电平的脉冲。
参照图2，多个级ST中的每一个包括正向驱动端子DT、反向驱动端子DT(Rev)、第一时钟端子CT1、第二时钟端子CT2、第一电源端子PT1、第二电源端子PT2和输出端子OUT。然而，注意的是各级ST的端子的构造不限于此。
正向驱动端子DT可接收从前级ST施加的扫描输出Gout作为驱动信号。例如，第N级ST(N)可接收从第N-1级ST(N-1)的输出端子OUT输出的扫描输出Gout(N-1)作为驱动信号。在一些示例性实施方式中，第N级ST(N)可接收单独施加的正向起始信号Vst作为驱动信号。例如，当第N级ST(N)是位于顶部的第一级ST时，可单独施加正向起始信号Vst作为驱动信号。
反向驱动端子DT(Rev)可接收从后级ST施加的扫描输出Gout作为驱动信号。例如，第N级ST(N)可接收从第N+1级ST(N+1)的输出端子OUT输出的扫描输出Gout(N+1)作为驱动信号。在一些示例性实施方式中，第N级ST(N)可接收单独施加的反向起始信号Vst(Rev)作为驱动信号。例如，当第N级ST(N)是位于底部的最后一级ST时，可从外部源施加反向起始信号Vst(Rev)作为驱动信号。
第一时钟端子CT1和第二时钟端子CT2中的每一个可接收不同相位的时钟信号CLK之一。具体地说，在施加至第一时钟端子CT1的时钟信号CLK与施加至第二时钟端子CT2的时钟信号CLK之间可具有等于两个相位的差。例如，第一时钟信号CLK1可施加至第N级ST(N)的第一时钟端子CT1，并且第三时钟信号CLK3可施加至第N级ST(N)的第二时钟端子CT2。通过第一时钟端子CT1输入的时钟信号CLK可经由输出端子OUT输出作为第N级ST(N)的扫描输出Gout(N)。
高电平电压VGH可施加至第一电源端子PT1，并且低电平电压VGL可施加至第二电源端子PT2。高电平电压VGH可与栅极高电压相同，并且低电平电压VGL可与栅极低电压相同。
因此，随着正向起始信号Vst施加至正向驱动端子DT或者施加了来自前级ST的扫描输出Gout，多个级ST中的每一个开启，并且施加至第一时钟端子CT1的时钟信号CLK可输出作为扫描输出Gout。此外，随着反向起始信号Vst(Rev)施加至反向驱动端子DT(Rev)或者施加来自后级ST的扫描输出Gout，多个级ST中的每一个开启，并且施加至第一时钟端子CT1的时钟信号CLK可输出作为扫描输出Gout。
将参照图3详细描述每个级ST。第N级ST(N)包括第一开关单元210、第二开关单元220、第三开关单元230、第四开关单元240、输出单元250、异常操作修正单元260和稳定单元270。尽管将作为示例描述图3中所示的第N级ST(N)，但其可等同地应用于其他级ST。
参照图3，第一开关单元210可接收正向驱动信号Vst或反向驱动信号Vst(Rev)，以控制Q-节点Q。具体地说，第一开关单元210包括正向驱动晶体管Td和反向驱动晶体管Tdrev。
正向驱动晶体管Td可用于响应于正向驱动信号Vst利用高电平电压VGH将Q-节点充电。正向驱动信号Vst可以是来自第N-1级ST(N-1)(其是第N级ST(N)的前级ST)的扫描输出Gout(N-1)或者可以是从电平转换器130施加的单独的正向起始信号Vst。当第N级ST(N)是顶部的第一级时，正向驱动信号Vst可以是单独的正向起始信号Vst。另一方面，当第N级ST(N)不是顶部的第一级时，正向驱动信号Vst可以是来自作为前级的第N-1级ST(N-1)的扫描输出Gout(N-1)。
正向驱动晶体管Td的栅极电极可连接至正向驱动端子DT，以接收正向驱动信号Vst。正向驱动晶体管Td的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。正向驱动晶体管Td的源极电极可连接至Q-节点Q。随着正向驱动信号Vst施加至正向驱动晶体管Td的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的Q-节点Q处被充电。
反向驱动晶体管Tdrev可用于响应于反向驱动信号Vst(Rev)利用高电平电压VGH将Q-节点充电。反向驱动信号Vst(Rev)可以是来自第N+1级ST(N+1)(其是第N级ST(N)的后级ST)的扫描输出Gout(N+1)或者可以是从电平转换器130单独施加的反向起始信号Vst(Rev)。当第N级ST(N)是底部的最后一级时，反向驱动信号Vst(Rev)可以是单独的反向起始信号Vst(Rev)。另一方面，当第N级ST(N)不是底部的最后一级时，反向驱动信号Vst(Rev)可以是来自作为后级的第N+1级ST(N+1)的扫描输出Gout(N+1)。
反向驱动晶体管Tdrev的栅极电极可连接至反向驱动端子DT(Rev)，以接收反向驱动信号Vst(Rev)。反向驱动晶体管Tdrev的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。反向驱动晶体管Tdrev的源极电极可连接至Q-节点Q。随着反向驱动信号Vst(Rev)施加至反向驱动晶体管Tdrev的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的Q-节点Q处被充电。
第二开关单元220可接收第N+2时钟信号CLK(N+2)，以控制QB-节点QB。就是说，第二开关单元220响应于第N+2时钟信号CLK(N+2)将高电平电压VGH施加至QB-节点QB。第二开关单元220包括下拉晶体管Tpd。
下拉晶体管Tpd可用于响应于第N+2时钟信号CLK(N+2)利用高电平电压VGH将QB-节点QB充电。例如，第N+2时钟信号CLK(N+2)可以是第三时钟信号CLK3。下拉晶体管Tpd的栅极电极可连接至第二时钟端子CT2，以接收第N+2时钟信号CLK(N+2)。下拉晶体管Tpd的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。下拉晶体管Tpd的源极电极可连接至QB-节点QB。随着第N+2时钟信号CLK(N+2)施加至下拉晶体管Tpd的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的QB-节点QB处被充电。
当利用高电平电压VGH将Q-节点Q充电时，第三开关单元230可将QB-节点QB放电至低电平电压VGL。当利用高电平电压VGH将QB-节点QB充电时，第三开关单元230可将Q-节点Q放电至低电平电压VGL。第三开关单元230可包括第一开关晶体管Ts1和第二开关晶体管Ts2。
第一开关晶体管Ts1可用于响应于施加至Q-节点Q的电压将QB-节点QB放电至低电平电压VGL。第一开关晶体管Ts1的栅极电极可连接至Q-节点Q，以接收Q-节点Q处的电压。当利用高电平电压VGH将Q-节点Q充电时，第一开关晶体管Ts1的栅极电极可接收高电平电压VGH。第一开关晶体管Ts1的漏极电极可连接至第二电源端子PT2，以接收低电平电压VGL。第一开关晶体管Ts1的源极电极可连接至QB-节点QB。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1可将连接至源极电极的QB-节点QB放电至被施加到漏极电极的低电平电压VGL。
第二开关晶体管Ts2可用于响应于施加至QB-节点QB的电压将Q-节点Q放电至低电平电压VGL。第二开关晶体管Ts2的栅极电极可连接至QB-节点QB，以接收QB-节点QB处的电压。当利用高电平电压VGH将QB-节点QB充电时，第二开关晶体管Ts2的栅极电极可接收高电平电压VGH。第二开关晶体管Ts2的漏极电极可连接至第二电源端子PT2，以接收低电平电压VGL。第二开关晶体管Ts2的源极电极可连接至Q-节点Q。随着高电平电压VGH施加至QB-节点QB，第二开关晶体管Ts2可用于将连接至源极电极的Q-节点Q放电至被施加到漏极电极的低电平电压VGL。
尽管图3中所示的级包括第三开关单元230，但在一些方案中可去除第三开关单元230。
第四开关单元240可将输出单元250与Q-节点Q分离，使得输出单元250不直接连接至Q-节点Q。第四开关单元240包括第三开关晶体管Ts3。
第三开关晶体管Ts3可响应于高电平电压VGH将施加给Q-节点Q的电压施加至输出单元250的第一缓冲晶体管Tb1的栅极电极。具体地说，第三开关晶体管Ts3的栅极电极可连接至第一电源端子PT1，以接收高电平电压VGH。第三开关晶体管Ts3的漏极电极可连接至Q-节点Q。第三开关晶体管Ts3的源极电极可连接至输出单元250的第一缓冲晶体管Tb1的栅极电极。第三开关晶体管Ts3通过施加至栅极电极的高电平电压VGH始终导通，因此施加至与漏极电极连接的Q-节点Q的电压可施加至第一缓冲晶体管Tb1的栅极电极。
尽管图3中所示的级包括第四开关单元240，但在一些方案中可去除第四开关单元240。当去除第四开关单元240时，输出单元250的第一缓冲晶体管Tb1的栅极电极可连接至Q-节点Q。
稳定单元270可稳定施加至Q-节点Q和QB-节点QB的电压。稳定单元270包括第一电容器C1和第二电容器C2。
第一电容器C1可连接至Q-节点Q，以存储施加至Q-节点Q的电压，由此稳定施加至Q-节点Q的电压。第二电容器C2可连接至QB-节点QB，以存储施加至QB-节点QB的电压，由此稳定施加至QB-节点QB的电压。
尽管图3中所示的级包括稳定单元270，但在一些方案中可去除稳定单元270。
输出单元250可将扫描输出Gout(N)输出至输出端子OUT。具体地说，输出单元250可基于Q-节点Q处的电压将第N时钟信号CLK(N)输出至输出端子OUT。输出单元250包括第一缓冲晶体管Tb1和第二缓冲晶体管Tb2。
第一缓冲晶体管Tb1可响应于施加至Q-节点Q的电压将第N扫描输出Gout(N)输出至输出端子OUT。具体地说，第一缓冲晶体管Tb1的栅极电极连接至第四开关单元240的第三开关晶体管Ts3的源极电极。第一缓冲晶体管Tb1的漏极电极连接至第一时钟端子CT1并接收第N时钟信号CLK(N)。例如，第一缓冲晶体管Tb1的漏极电极可接收第一时钟信号CLK1。第一缓冲晶体管Tb1的源极电极连接至输出端子OUT。通过施加至第四开关单元240的第三开关晶体管Ts3的源极电极的高电平电压VGH，第一缓冲晶体管Tb1可将第N时钟信号CLK(N)输出至与源极电极连接的输出端子OUT作为来自第N级ST(N)的扫描输出Gout(N)。如上所述，由于始终给第三开关晶体管Ts3的栅极电极施加高电平电压VGH，所以第三开关晶体管Ts3始终导通。因此，施加至Q-节点Q的电压可始终施加至第一缓冲晶体管Tb1的栅极电极。因此，当高电平电压VGH施加至Q-节点Q时，第一缓冲晶体管Tb1可输出第N时钟信号CLK(N)作为来自第N级ST(N)的第N扫描输出。
第二缓冲晶体管Tb2可响应于施加至QB-节点QB的电压将扫描输出Gout(N)输出至输出端子OUT。具体地说，第二缓冲晶体管Tb2的栅极电极连接至QB-节点QB。第二缓冲晶体管Tb2的漏极电极连接至第二电源端子PT2，以接收低电平电压VGL。第二缓冲晶体管Tb2的源极电极连接至输出端子OUT。通过施加至QB-节点QB的电压，第二缓冲晶体管Tb2可输出低电平电压VGL作为来自第N级ST(N)的扫描输出Gout(N)。当高电平电压VGH施加至QB-节点QB时，第二缓冲晶体管Tb2导通，使得可输出低电平电压VGL作为来自第N级ST(N)的扫描输出Gout(N)。
当在第N级ST(N)或移位寄存器140中出现异常操作时，异常操作修正单元260给输出端子OUT输出高电平电压VGH或低电平电压VGL。异常操作修正单元260包括第一异常操作晶体管Tab1、第二异常操作晶体管Tab2和第三异常操作晶体管Tab3。
第一异常操作晶体管Tab1可响应于第一异常操作信号ABNORMAL1将第一异常操作信号ABNORMAL1输出至输出端子OUT。第一异常操作信号ABNORMAL1是当第N级ST(N)进行异常操作而不是正常操作时施加的信号，以输出高电平电压VGH作为来自第N级ST(N)的扫描输出Gout(N)。具体地说，第一异常操作信号ABNORMAL1可施加至第一异常操作晶体管Tab1的栅极电极和漏极电极。第一异常操作晶体管Tab1的源极电极可连接至输出端子OUT。当第N级ST(N)进行异常操作时，第一异常操作信号ABNORMAL1施加至第一异常操作晶体管Tab1的栅极电极，使得第一异常操作晶体管Tab1可导通。此时，施加至第一异常操作晶体管Tab1的漏极电极的第一异常操作信号ABNORMAL1为高电平电压VGH，因此来自第N级ST(N)的高电平电压VGH的扫描输出Gout(N)可输出至与第一异常操作晶体管Tab1的源极电极连接的输出端子OUT。
第二异常操作晶体管Tab2可响应于第一异常操作信号ABNORMAL1将低电平电压VGL输出至QB-节点QB。第一异常操作信号ABNORMAL1施加至第二异常操作晶体管Tab2的栅极电极。第二异常操作晶体管Tab2的漏极电极连接至第二电源端子PT2，以接收低电平电压VGL。第二异常操作晶体管Tab2的源极电极连接至QB-节点QB。当第一异常操作信号ABNORMAL1施加至第二异常操作晶体管Tab2的栅极电极时，第二异常操作晶体管Tab2可导通。此时，施加至第二异常操作晶体管Tab2的漏极电极的低电平电压VGL可施加至与第二异常操作晶体管Tab2的源极电极连接的QB-节点QB。
第三异常操作晶体管Tab3可用于响应于第二异常操作信号ABNORMAL2将低电平电压VGL施加至输出端子OUT。第二异常操作信号ABNORMAL2是当第N级ST(N)进行异常操作而不是正常操作时施加的信号，以输出低电平电压VGL作为来自第N级ST(N)的扫描输出Gout(N)。此外，可不同时施加第一异常操作信号ABNORMAL1和第二异常操作信号ABNORMAL2。第二异常操作信号ABNORMAL2可施加至第三异常操作晶体管Tab3的栅极电极。第三异常操作晶体管Tab3的漏极电极连接至第二电源端子PT2，以接收低电平电压VGL。第三异常操作晶体管Tab3的源极电极可连接至输出端子OUT。当第二异常操作信号ABNORMAL2施加至第三异常操作晶体管Tab3的栅极电极时，第三异常操作晶体管Tab3可导通。在该情形中，施加至第三异常操作晶体管Tab3的漏极电极的低电平电压VGL施加至与第三异常操作晶体管Tab3的源极电极连接的输出端子OUT，可输出低电平电压VGL作为来自第N级ST(N)的扫描输出Gout(N)。
尽管图3中所示的级包括全部第一到第三异常操作晶体管Tab1到Tab3，但在一些方案中可去除第三异常操作晶体管Tab3。
此外，尽管图3中所示的级包括异常操作修正单元260，但在一些方案中可去除异常操作修正单元260。
图4A和图4B是示出用于图3中所示的第N级的驱动信号的波形的示图。图4A是示出当第N级ST(N)在正向方向上驱动时驱动信号的波形的示图，图4B是示出当第N级ST(N)在反向方向上驱动时驱动信号的波形的示图。图4A和图4B中所示的波形仅仅是举例说明性的，而不是限制性的。
首先将参照图4A描述正向驱动。四个时钟信号CLK具有不同的相位，并且第一到第四时钟信号CLK1到CLK4依次具有高电平的脉冲。就是说，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4按该顺序依次具有高电平的脉冲。第一时钟信号CLK1到第四时钟信号CLK4彼此不重叠。然而，应当理解，本公开内容不限于此。尽管在该示例性实施方式中使用不同相位的四个时钟信号CLK，但本公开内容不限于此。
起初，当第四时钟信号CLK4或正向起始信号Vst切换至高电平时，Q-节点Q被充电至高电平电压VGH，并且QB-节点QB被放电至低电平电压VGL。
如上所述，来自第N-1级ST(N-1)的扫描输出Gout(N-1)或正向起始信号Vst可施加至第N级ST(N)的正向驱动端子DT。来自第N-1级ST(N-1)的扫描输出Gout(N-1)可以是第四时钟信号CLK4。当切换至高电平的第四时钟信号CLK4或正向起始信号Vst施加至第N级ST(N)的正向驱动端子DT时，正向驱动晶体管Td导通，并且可利用高电平电压VGH将Q-节点Q充电。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1导通，使得利用低电平电压VGL将QB-节点QB充电。
随着高电平电压VGH施加至Q-节点Q，输出单元250的第一缓冲晶体管Tb1导通。随着第一缓冲晶体管Tb1导通，第一时钟信号CLK1输出至输出端子OUT，作为来自第N级ST(N)的扫描输出Gout(N)。
随后，当第一时钟信号CLK1切换至高电平时，高电平电压VGH的第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)。随着高电平电压VGH施加至Q-节点Q，第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)，因此第一时钟信号CLK1切换至高电平，使得高电平电压VGH输出至第N级ST(N)的扫描输出Gout(N)。然后，当第一时钟信号CLK1切换至低电平时，低电平电压VGL的第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)。
随后，当第三时钟信号CLK3切换至高电平时，Q-节点Q被放电至低电平电压VGL，QB-节点QB被充电至电平电压VGH，并且从第N级ST(N)输出低电平电压VGL的扫描输出Gout(N)。
随着第三时钟信号CLK3切换至高电平，第二开关单元220的下拉晶体管Tpd导通。随着下拉晶体管Tpd导通，高电平电压VGH在QB-节点QB处被充电。
随着高电平电压VGH在QB-节点QB处被充电，第三开关单元230的第二开关晶体管Ts2导通。随着第二开关晶体管Ts2导通，Q-节点Q被放电至低电平电压VGL。随着低电平电压VGL施加至Q-节点Q，输出单元250的第一缓冲晶体管Tb1截止。
随着高电平电压VGH施加至QB-节点QB，输出单元250的第二缓冲晶体管Tb2导通。随着第二缓冲晶体管Tb2导通，低电平电压VGL施加至输出端子OUT，并且低电平电压VGL输出作为来自第N级ST(N)的扫描输出Gout(N)。
接下来，将参照图4B描述反向驱动。第二时钟信号CLK2、第一时钟信号CLK1、第四时钟信号CLK4和第三时钟信号CLK3按该顺序具有脉冲。就是说，与上面参照图4A描述的应用正向驱动信号Vst时不同，第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CLK1按该顺序切换至高电平。
起初，当第二时钟信号CLK4或反向起始信号Vst(Rev)切换至高电平时，Q-节点Q被充电至高电平电压VGH，并且QB-节点QB被放电至低电平电压VGL。
如上所述，来自第N+1级ST(N+1)的扫描输出Gout(N+1)或反向起始信号Vst(Rev)可施加至第N级ST(N)的反向驱动端子DT(Rev)。来自第N+1级ST(N+1)的扫描输出Gout(N+1)可以是第二时钟信号CLK2。当切换至高电平的第二时钟信号CLK2或反向起始信号Vst(Rev)施加至第N级ST(N)的反向驱动端子DT(Rev)时，反向驱动晶体管Tdrev导通，并且可利用高电平电压VGH将Q-节点Q充电。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1导通，使得利用低电平电压VGL将QB-节点QB充电。
随着高电平电压VGH施加至Q-节点Q，输出单元250的第一缓冲晶体管Tb1导通。随着第一缓冲晶体管Tb1导通，第一时钟信号CLK1输出至输出端子OUT，作为来自第N级ST(N)的扫描输出Gout(N)。
随后，当第一时钟信号CLK1切换至高电平时，高电平电压VGH的第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)。随着高电平电压VGH施加至Q-节点Q，第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)，因此第一时钟信号CLK1切换至高电平，使得高电平电压VGH输出至第N级ST(N)的扫描输出Gout(N)。然后，当第一时钟信号CLK1切换至低电平时，低电平电压VGL的第一时钟信号CLK1输出作为来自第N级ST(N)的扫描输出Gout(N)。
随后，当第三时钟信号CLK3切换至高电平时，Q-节点Q被放电至低电平电压VGL，QB-节点QB被充电至电平电压VGH，并且从第N级ST(N)输出低电平电压VGL的扫描输出Gout(N)。
随着第三时钟信号CLK3切换至高电平，第二开关单元220的下拉晶体管Tpd导通。随着下拉晶体管Tpd导通，高电平电压VGH在QB-节点QB处被充电。
随着高电平电压VGH在QB-节点QB处被充电，第三开关单元230的第二开关晶体管Ts2导通。随着第二开关晶体管Ts2导通，Q-节点Q被放电至低电平电压VGL。随着低电平电压VGL施加至Q-节点Q，输出单元250的第一缓冲晶体管Tb1截止。
随着高电平电压VGH施加至QB-节点QB，输出单元250的第二缓冲晶体管Tb2导通。随着第二缓冲晶体管Tb2导通，低电平电压VGL施加至输出端子OUT，并且低电平电压VGL输出作为来自第N级ST(N)的扫描输出Gout(N)。
在现有的移位寄存器中，仅可在从顶部的级到底部的级的方向上驱动多个级。换句话说，现有的移位寄存器仅能够在一个方向上驱动。在该情形中，当在将显示面板组装到显示装置中的工艺期间形成有移位寄存器的显示面板反向放置时，移位寄存器不能在反向方向上操作。
相比之下，在根据本公开内容示例性实施方式的移位寄存器140及包括该移位寄存器140的显示装置中，多个级ST中的每一个的第一开关单元210包括正向驱动晶体管Td和反向驱动晶体管Tdrev，使得多个级ST可在两个方向上驱动。具体地说，当正向起始信号Vst或来自前级ST(N-1)的扫描输出Gout(N-1)施加至正向驱动晶体管Td时，第N时钟信号CLK(N)可输出作为来自第N级ST(N)的扫描输出Gout(N)。然后，来自第N级ST(N)的扫描输出Gout(N)可施加至第N+1级ST(N+1)的正向驱动端子DT。因此，可在从顶部的第一级ST到底部的最后一级ST的方向上驱动多个级ST。另一方面，当反向起始信号Vst(Rev)或来自后级ST(N+1)的扫描输出Gout(N+1)施加至反向驱动晶体管Tdrev时，第N时钟信号CLK(N)可输出作为来自第N级ST(N)的扫描输出Gout(N)。然后，来自第N级ST(N)的扫描输出Gout(N)可施加至第N-1级ST(N-1)的反向驱动端子DT(Rev)。因此，可在从底部的最后一级ST到顶部的第一级ST的方向上驱动多个级ST。因此，不仅可在给移位寄存器140的第一级ST施加驱动信号时，而且还可在给底部的最后一级ST施加驱动信号时驱动多个级ST。
此外，在根据本公开内容示例性实施方式的移位寄存器140及包括该移位寄存器140的显示装置中，可双向驱动的移位寄存器140中包括的元件的数量可减少，使得可减小移位寄存器140占据的面积。具体地说，与在一个方向上驱动的现有移位寄存器比较，为了移位寄存器的双向驱动，可需要额外的线和晶体管。例如，除了用于正向驱动的信号线以外，还可增加传输用于反向驱动的信号的信号线。此外，除了用于正向驱动的下拉晶体管以外，还可增加用于反向驱动的下拉晶体管。然而，根据本公开内容示例性实施方式的移位寄存器140的各级ST不需要用于反向驱动的额外信号线。此外，各级ST不包括用于正向驱动的下拉晶体管和用于反向驱动的下拉晶体管。而是，各级ST仅包括一个下拉晶体管Tpd。因而，甚至在较少数量的线和晶体管的情况下，也可在两个方向上驱动各级ST。此外，可减小移位寄存器140占据的面积。因而，可减小显示装置100的非显示区域110B的面积。
图5是根据本公开内容另一示例性实施方式的移位寄存器的框图。图6是根据本公开内容另一示例性实施方式的移位寄存器的第N级的电路图。除时钟端子CT1和CT2以及输出单元660和670的构造不同并且不存在异常操作修正单元之外，图5和图6的移位寄存器540大致与图1到图3的移位寄存器140相同，因此将省略重复的描述。
参照图5，移位寄存器540包括多个级ST。多个级ST以从属方式彼此连接，并且多个级ST中的每一个可单独输出扫描输出Gout1(N)和Gout2(N)。在图5中，为了图示方便示出了第N级ST(N)到第N+4级ST(N+4)。
多个级ST中的每一个接收具有i个不同相位的时钟信号CLK之一。例如，可给多个级ST中的每一个施加相位依次延迟的五个时钟信号CLK之一。五个时钟信号CLK的相位依次延迟，使得逻辑HIGH的脉冲依次延迟。时钟信号CLK的高电平的脉冲彼此不重叠。五个时钟信号CLK依次输出作为扫描输出Gout1(N)和Gout2(N)。
更具体地说，当在从顶部的第一级ST到底部的最后一级ST的正向方向上驱动各级ST时，五个时钟信号CLK的脉冲可按照第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4和第五时钟信号CLK5的顺序变为高电平。另一方面，当在从底部的级ST到顶部的级ST的反向方向上驱动各级ST时，五个时钟信号CLK的脉冲可按照第五时钟信号CLK5、第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CLK1的顺序变为高电平。
参照图5，多个级ST中的每一个包括正向驱动端子DT、反向驱动端子DT(Rev)、第一时钟端子CT1、第二时钟端子CT2、第三时钟端子CT3、第一电源端子PT1、第二电源端子PT2、第一输出端子OUT1和第二输出端子OUT2。然而，注意的是各级ST的端子的构造不限于此。
正向驱动端子DT可接收从前级ST施加的扫描输出Gout2(N-1)作为驱动信号。例如，第N级ST(N)可接收从第N-1级ST(N-1)的第二输出端子OUT2输出的第二扫描输出Gout2(N-1)作为驱动信号。在一些示例性实施方式中，第N级ST(N)可接收从电平转换器130单独施加的正向起始信号Vst作为驱动信号。例如，当第N级ST(N)是位于顶部的第一级ST时，可单独施加正向起始信号Vst作为驱动信号。
反向驱动端子DT(Rev)可接收从后级ST施加的第一扫描输出Gout1(N+1)作为驱动信号。例如，第N级ST(N)可接收从第N+1级ST(N+1)的第一输出端子OUT1输出的第一扫描输出Gout1(N+1)作为驱动信号。在一些示例性实施方式中，第N级ST(N)可接收从电平转换器130施加的反向起始信号Vst(Rev)作为驱动信号。例如，当第N级ST(N)是位于底部的最后一级ST时，可单独施加反向起始信号Vst(Rev)作为驱动信号。
第一时钟端子CT1、第二时钟端子CT2和第三时钟端子CT3中的每一个可接收不同相位的时钟信号CLK之一。具体地说，在施加至第一时钟端子CT1的时钟信号CLK与施加至第二时钟端子CT2的时钟信号CLK之间可具有等于一个相位的差。此外，在施加至第二时钟端子CT2的时钟信号CLK与施加至第三时钟端子CT3的时钟信号CLK之间可具有等于两个相位的差。例如，第一时钟信号CLK1可施加至第N级ST(N)的第一时钟端子CT1，第二时钟信号CLK2可施加至第二时钟端子CT2，并且第四时钟信号CLK4可施加至第三时钟端子CT3。通过第一时钟端子CT1输入的时钟信号CLK可输出至第一输出端子OUT1作为第N级ST(N)的第一扫描输出Gout1(N)。此外，通过第二时钟端子CT2输入的时钟信号CLK可输出至第二输出端子OUT2作为第N级ST(N)的第二扫描输出Gout2(N)。
第一电源端子PT1可接收高电平电压VGH，并且第二电源端子PT2可接收低电平电压VGL。
将参照图6描述多个级ST中的每一个。第N级ST(N)具有简单逻辑电路(SLC)结构。具体地说，第N级ST(N)包括第一开关单元610、第二开关单元620、第三开关单元630、第四开关单元640、第五开关单元650、第一输出单元660、第二输出单元670和稳定单元680。尽管将作为示例描述图6中所示的第N级ST(N)，但其可等同地应用于其他级ST。
参照图6，第一开关单元610可接收正向驱动信号Vst或反向驱动信号Vst(Rev)，以控制Q-节点Q。就是说，第一开关单元610可用于利用高电平电压VGH将Q-节点Q充电。具体地说，第一开关单元610包括正向驱动晶体管Td和反向驱动晶体管Tdrev。
正向驱动晶体管Td可用于响应于正向驱动信号Vst利用高电平电压VGH将Q-节点Q充电。正向驱动晶体管Td的栅极电极可连接至正向驱动端子DT，以接收正向驱动信号Vst。正向驱动晶体管Td的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。正向驱动晶体管Td的源极电极可连接至Q-节点Q。随着正向驱动信号Vst施加至正向驱动晶体管Td的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的Q-节点Q处被充电。
反向驱动晶体管Tdrev可用于响应于反向驱动信号Vst(Rev)利用高电平电压VGH将Q-节点Q充电。反向驱动晶体管Tdrev的栅极电极可连接至反向驱动端子DT(Rev)，以接收反向驱动信号Vst(Rev)。反向驱动晶体管Tdrev的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。反向驱动晶体管Tdrev的源极电极可连接至Q-节点Q。随着反向驱动信号Vst(Rev)施加至反向驱动晶体管Tdrev的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的Q-节点Q处被充电。
第二开关单元620可接收第N+3时钟信号CLK(N+3)，以控制QB-节点QB。第二开关单元620包括下拉晶体管Tpd。
下拉晶体管Tpd可用于响应于第N+3时钟信号CLK(N+3)利用高电平电压VGH将QB-节点QB充电。例如，第N+3时钟信号CLK(N+3)可以是第四时钟信号CLK4。下拉晶体管Tpd的栅极电极可连接至第三时钟端子CT3，以接收第N+3时钟信号CLK(N+3)。下拉晶体管Tpd的漏极电极可连接至第一电源端子PT1，以接收高电平电压VGH。下拉晶体管Tpd的源极电极可连接至QB-节点QB。随着第N+3时钟信号CLK(N+3)施加至下拉晶体管Tpd的栅极电极，施加至漏极电极的高电平电压VGH可在连接至源极电极的QB-节点QB处被充电。
当利用高电平电压VGH将Q-节点Q充电时，第三开关单元630可将QB-节点QB放电至低电平电压VGL。当利用高电平电压VGH将QB-节点QB充电时，第三开关单元630可将Q-节点Q放电至低电平电压VGL。第三开关单元630可包括第一开关晶体管Ts1和第二开关晶体管Ts2。
第一开关晶体管Ts1可用于响应于施加至Q-节点Q的电压将QB-节点QB放电至低电平电压VGL。第一开关晶体管Ts1的栅极电极可连接至Q-节点Q，以接收Q-节点Q处的电压。当利用高电平电压VGH将Q-节点Q充电时，第一开关晶体管Ts1的栅极电极可接收高电平电压VGH。第一开关晶体管Ts1的漏极电极可连接至第二电源端子PT2，以接收低电平电压VGL。第一开关晶体管Ts1的源极电极可连接至QB-节点QB。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1可用于将连接至源极电极的QB-节点QB放电至被施加到漏极电极的低电平电压VGL。
第二开关晶体管Ts2可用于响应于施加至QB-节点QB的电压将Q-节点Q放电至低电平电压VGL。第二开关晶体管Ts2的栅极电极可连接至QB-节点QB，以接收QB-节点QB处的电压。当利用高电平电压VGH将QB-节点QB充电时，第二开关晶体管Ts2的栅极电极可接收高电平电压VGH。第二开关晶体管Ts2的漏极电极可连接至第二电源端子PT2，以接收低电平电压VGL。第二开关晶体管Ts2的源极电极可连接至Q-节点Q。随着高电平电压VGH施加至QB-节点QB，第二开关晶体管Ts2可将被施加到漏极电极的低电平电压VGL施加至与源极电极连接的Q-节点Q。
尽管图6中所示的级包括第三开关单元630，但在一些方案中可去除第三开关单元630。
第四开关单元640可将第一输出单元660与Q-节点Q分离，使得第一输出单元660不直接连接至Q-节点Q。第四开关单元640包括第三开关晶体管Ts3。
第三开关晶体管Ts3可响应于高电平电压VGH将施加给Q-节点Q的电压施加至第一输出单元660的第一缓冲晶体管Tb1的栅极电极。具体地说，第三开关晶体管Ts3的栅极电极可连接至第一电源端子PT1，以接收高电平电压VGH。第三开关晶体管Ts3的漏极电极可连接至Q-节点Q。第三开关晶体管Ts3的源极电极可连接至第一输出单元660的第一缓冲晶体管Tb1的栅极电极。第三开关晶体管Ts3通过施加至栅极电极的高电平电压VGH始终导通，因此施加至与漏极电极连接的Q-节点Q的电压可施加至第一缓冲晶体管Tb1的栅极电极。
尽管图6中所示的级包括第四开关单元640，但在一些方案中可去除第四开关单元640。当去除第四开关单元640时，第一输出单元660的第一缓冲晶体管Tb1的栅极电极可连接至Q-节点Q。
第五开关单元650可将第二输出单元670与Q-节点Q分离，使得第二输出单元670不直接连接至Q-节点Q。第五开关单元650包括第四开关晶体管Ts4。
第四开关晶体管Ts4可响应于高电平电压VGH将施加给Q-节点Q的电压施加至第二输出单元670的第三缓冲晶体管Tb3的栅极电极。具体地说，第四开关晶体管Ts4的栅极电极可连接至第一电源端子PT1，以接收高电平电压VGH。第四开关晶体管Ts4的漏极电极可连接至Q-节点Q。第四开关晶体管Ts4的源极电极可连接至第二输出单元670的第三缓冲晶体管Tb3的栅极电极。第四开关晶体管Ts4通过施加至栅极电极的高电平电压VGH始终导通，因此施加至与漏极电极连接的Q-节点Q的电压可施加至第三缓冲晶体管Tb3的栅极电极。
尽管图6中所示的级包括第五开关单元650，但在一些方案中可去除第五开关单元650。当去除第五开关单元650时，第二输出单元670的第三缓冲晶体管Tb3的栅极电极可连接至Q-节点Q。
第一输出单元660可将第一扫描输出Gout1(N)输出至第一输出端子OUT1。第一输出单元660包括第一缓冲晶体管Tb1和第二缓冲晶体管Tb2。
第一缓冲晶体管Tb1可响应于施加至Q-节点Q的电压将第一扫描输出Gout1(N)输出至第一输出端子OUT1。具体地说，第一缓冲晶体管Tb1的栅极电极连接至第四开关单元640的第三开关晶体管Ts3的源极电极。第一缓冲晶体管Tb1的漏极电极连接至第一时钟端子CT1并接收第N时钟信号CLK(N)。例如，第一缓冲晶体管Tb1的漏极电极可接收第一时钟信号CLK1。第一缓冲晶体管Tb1的源极电极连接至第一输出端子OUT1。通过施加至第四开关单元640的第三开关晶体管Ts3的源极电极的高电平电压VGH，第一缓冲晶体管Tb1可将第N时钟信号CLK(N)输出至与源极电极连接的第一输出端子OUT1作为来自第N级ST(N)的第一扫描输出Gout1(N)。如上所述，由于始终给第三开关晶体管Ts3的栅极电极施加高电平电压VGH，所以第三开关晶体管Ts3始终导通。因此，施加至Q-节点Q的电压可始终施加至第一缓冲晶体管Tb1的栅极电极。因此，当高电平电压VGH施加至Q-节点Q时，第一缓冲晶体管Tb1可输出第N时钟信号CLK(N)作为来自第N级ST(N)的第一扫描输出Gout1(N)。
第二缓冲晶体管Tb2可响应于施加至QB-节点QB的电压将第一扫描输出Gout1(N)输出至第一输出端子OUT1。具体地说，第二缓冲晶体管Tb2的栅极电极连接至QB-节点QB。第二缓冲晶体管Tb2的漏极电极连接至第二电源端子PT2，以接收低电平电压VGL。第二缓冲晶体管Tb2的源极电极连接至第一输出端子OUT1。通过施加至QB-节点QB的电压，第二缓冲晶体管Tb2可输出低电平电压VGL作为来自第N级ST(N)的第一扫描输出Gout1(N)。当高电平电压VGH在QB-节点QB处被充电时，第二缓冲晶体管Tb2导通，使得可输出低电平电压VGL作为来自第N级ST(N)的第一扫描输出Gout1(N)。
第二输出单元670可将第二扫描输出Gout2(N)输出至第二输出端子OUT2。第二输出单元670包括第三缓冲晶体管Tb3和第四缓冲晶体管Tb4。
第三缓冲晶体管Tb3可响应于施加至Q-节点Q的电压将第二扫描输出Gout2(N)输出至第二输出端子OUT2。具体地说，第三缓冲晶体管Tb3的栅极电极连接至第五开关单元650的第四开关晶体管Ts4的源极电极。第三缓冲晶体管Tb3的漏极电极连接至第二时钟端子CT2并接收第N+1时钟信号CLK(N+1)。例如，第三缓冲晶体管Tb3的漏极电极可接收第二时钟信号CLK2。第三缓冲晶体管Tb3的源极电极连接至第二输出端子OUT2。通过施加至第五开关单元650的第四开关晶体管Ts4的源极电极的高电平电压VGH，第三缓冲晶体管Tb3可将第N+1时钟信号CLK(N+1)输出至与源极电极连接的第二输出端子OUT2作为来自第N级ST(N)的第二扫描输出Gout2(N)。如上所述，由于栅极高电平VGH时钟施加至第四开关晶体管Ts4的栅极电极，所以第四开关晶体管Ts4时钟导通。因此，施加至Q-节点Q的电压时钟施加至第三缓冲晶体管Tb3的栅极电极。因此，当高电平电压VGH在Q-节点Q处被充电时，第三缓冲晶体管Tb3可输出第N+1时钟信号CLK(N+1)作为来自第N级ST(N)的第二扫描输出Gout2(N)。
第四缓冲晶体管Tb4可响应于施加至QB-节点QB的电压将第二扫描输出Gout2(N)输出至第二输出端子OUT2。具体地说，第四缓冲晶体管Tb4的栅极电极连接至QB-节点QB。第四缓冲晶体管Tb4的漏极电极连接至第二电源端子PT2，以接收低电平电压VGL。第四缓冲晶体管Tb4的源极电极连接至第二输出端子OUT2。通过施加至QB-节点QB的电压，第四缓冲晶体管Tb4可输出低电平电压VGL作为来自第N级ST(N)的第二扫描输出Gout2(N)。当高电平电压VGH在QB-节点QB处被充电时，第四缓冲晶体管Tb4导通，使得可输出低电平电压VGL作为来自第N级ST(N)的第二扫描输出Gout2(N)。
稳定单元680可稳定施加至Q-节点Q和QB-节点QB的电压。稳定单元680包括第一电容器C1、第二电容器C2和第三电容器C3。
第一电容器C1连接至第一输出单元660的第一缓冲晶体管Tb1的栅极电极并存储施加至施加至Q-节点Q的电压，以稳定施加至Q-节点Q的电压。第二电容器C2连接至第二输出单元670的第三缓冲晶体管Tb3的栅极电极并存储施加至Q-节点Q的电压，以稳定施加至Q-节点Q的电压。第三电容器C3可连接至QB-节点QB，以存储施加至QB-节点QB的电压，由此稳定施加至QB-节点QB的电压。
尽管图6中所示的级包括稳定单元680，但在一些方案中可去除稳定单元680。
图7A和图7B是示出用于图6中所示的第N级ST(N)的驱动信号的波形的示图。图7A是示出当第N级ST(N)在正向方向上驱动时驱动信号的波形的示图，图7B是示出当第N级ST(N)在反向方向上驱动时驱动信号的波形的示图。图7A和图7B中所示的波形仅仅是举例说明性的，而不是限制性的。
首先将参照图7A描述正向驱动。五个时钟信号CLK具有不同的相位，并且第一到第五时钟信号CLK1到CLK5依次具有高电平的脉冲。就是说，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4和第五时钟信号CLK5按该顺序依次具有高电平的脉冲。第一时钟信号CLK1到第五时钟信号CLK5彼此不重叠。然而，应当理解，本公开内容不限于此。尽管在该示例性实施方式中使用不同相位的五个时钟信号CLK，但本公开内容不限于此。
起初，当第五时钟信号CLK5或正向起始信号Vst切换至高电平时，Q-节点Q被充电至高电平电压VGH，并且QB-节点QB被放电至低电平电压VGL。
如上所述，来自第N-1级ST(N-1)的第二扫描输出Gout2(N-1)或正向起始信号Vst可施加至第N级ST(N)的正向驱动端子DT。来自第N-1级ST(N-1)的第二扫描输出Gout2(N-1)可以是第五时钟信号CLK5。当切换至高电平的第五时钟信号CLK5或正向起始信号Vst施加至第N级ST(N)的正向驱动端子DT时，正向驱动晶体管Td导通，并且可利用高电平电压VGH将Q-节点Q充电。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1导通，使得利用低电平电压VGL将QB-节点QB充电。
随着高电平电压VGH施加至Q-节点Q，第一输出单元660的第一缓冲晶体管Tb1导通。随着第一缓冲晶体管Tb1导通，第一时钟信号CLK1输出至第一输出端子OUT1，作为来自第N级ST(N)的第一扫描输出Gout1(N)。此外，随着高电平电压VGH施加至Q-节点Q，第二输出单元670的第三缓冲晶体管Ts3导通。随着第三缓冲晶体管Ts3导通，第二时钟信号CLK2输出至第二输出端子OUT2，作为来自第N级ST(N)的第二扫描输出Gout2(N)。
随后，第一时钟信号CLK1和第二时钟信号CLK2相继切换至高电平。因此，第一输出端子OUT1的第一扫描输出Gout1(N)输出为高电平电压VGH，并且第二输出端子OUT2的第二扫描输出Gout2(N)输出为高电平电压VGH。
随后，当第一时钟信号CLK1切换至高电平时，高电平电压VGH的第一时钟信号CLK1输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。随着高电平电压VGH施加至Q-节点Q，第一时钟信号CLK1输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。因而，随着第一时钟信号CLK1切换至高电平，高电平电压VGH输出至第N级ST(N)的第一扫描输出Gout1(N)。随后，当第一时钟信号CLK1切换至低电平时，低电平电压VGL的第一时钟信号CLK1输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。
随后，当第二时钟信号CLK2切换至高电平时，高电平电压VGH的第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。随着高电平电压VGH施加至Q-节点Q，第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。因而，随着第二时钟信号CLK2切换至高电平，高电平电压VGH输出至第N级ST(N)的第二扫描输出Gout2(N)。随后，当第二时钟信号CLK2切换至低电平时，低电平电压VGL的第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。
随后，第四时钟信号CLK4切换至高电平，Q-节点Q被放电至低电平电压VGL，QB-节点QB被充电至高电平电压VGH，并且从第N级ST(N)输出低电平电压VGL的第一扫描输出Gout1(N)和第二扫描输出Gout2(N)。
随着第四时钟信号CLK4切换至高电平，第二开关单元620的下拉晶体管Tpd导通。随着下拉晶体管Tpd导通，高电平电压VGH在QB-节点QB处被充电。
随着高电平电压VGH在QB-节点QB处被充电，第三开关单元630的第二开关晶体管Ts2导通。随着第二开关晶体管Ts2导通，Q-节点Q被放电至低电平电压VGL。随着低电平电压VGL施加至Q-节点Q，第一输出单元660的第一缓冲晶体管Tb1和第二输出单元670的第三缓冲晶体管Tb3截止。
随着高电平电压VGH施加至QB-节点QB，第一输出单元660的第二缓冲晶体管Tb2和第二输出单元670的第四缓冲晶体管Tb4导通。随着第二缓冲晶体管Tb2导通，低电平电压VGL施加至第一输出端子OUT1，并且低电平电压VGL输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。此外，随着第四缓冲晶体管Tb4导通，低电平电压VGL施加至第二输出端子OUT2，并且低电平电压VGL输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。
接下来，将参照图7B描述反向驱动。第三时钟信号CLK3、第二时钟信号CLK2、第一时钟信号CLK1、第五时钟信号CLK5和第四时钟信号CLK4按该顺序具有脉冲。就是说，与上面参照图7A描述的应用正向驱动信号Vst时不同，第五时钟信号CLK5、第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CLK1按该顺序切换至高电平。
起初，当第三时钟信号CLK3或反向起始信号Vst(Rev)切换至高电平时，Q-节点Q被充电至高电平电压VGH，并且QB-节点QB被放电至低电平电压VGL。
如上所述，来自第N+1级ST(N+1)的第一扫描输出Gout1(N+1)或反向起始信号Vst(Rev)可施加至第N级ST(N)的反向驱动端子DT(Rev)。来自第N+1级ST(N+1)的第一扫描输出Gout1(N+1)可以是第三时钟信号CLK3。当切换至高电平的第三时钟信号CLK3或反向起始信号Vst(Rev)施加至第N级ST(N)的反向驱动端子DT(Rev)时，反向驱动晶体管Tdrev导通，并且可利用高电平电压VGH将Q-节点Q充电。随着高电平电压VGH施加至Q-节点Q，第一开关晶体管Ts1导通，使得利用低电平电压VGL将QB-节点QB充电。
随着高电平电压VGH施加至Q-节点Q，第二输出单元670的第三缓冲晶体管Tb3导通。随着第三缓冲晶体管Tb3导通，第二时钟信号CLK2输出至第二输出端子OUT2，作为来自第N级ST(N)的第二扫描输出Gout2(N)。当第二时钟信号CLK2切换至高电平时，高电平电压VGH输出作为第二扫描输出Gout2(N)。当第二时钟信号CLK2切换至低电平时，低电平电压VGL输出作为第二扫描输出Gout2(N)
随后，第二时钟信号CLK2和第一时钟信号CLK1相继切换至高电平。因此，第二输出端子OUT2的第二扫描输出Gout2(N)输出为高电平电压VGH，然后第一输出端子OUT1的第一扫描输出Gout1(N)输出为高电平电压VGH。
随后，当第二时钟信号CLK2切换至高电平时，高电平电压VGH的第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。随着高电平电压VGH施加至Q-节点Q，第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)，因此第二时钟信号CLK2切换至高电平，使得高电平电压VGH输出至第N级ST(N)的第二扫描输出Gout2(N)。随后，当第二时钟信号CLK2切换至低电平时，低电平电压VGL的第二时钟信号CLK2输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。
随后，当第一时钟信号CLK1切换至高电平时，高电平电压VGH的第一时钟信号CLK1输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。随着高电平电压VGH施加至Q-节点Q，第一时钟信号CLK1输出作为第N级ST(N)的第一扫描输出Gout1(N)。因而，随着第一时钟信号CLK1切换至高电平，高电平电压VGH输出至第N级ST(N)的第一扫描输出Gout1(N)。随后，当第一时钟信号CLK1切换至低电平时，低电平电压VGL的第一时钟信号CLK1输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。
随后，第四时钟信号CLK4切换至高电平，Q-节点Q被放电至低电平电压VGL，QB-节点QB被充电至高电平电压VGH，并且从第N级ST(N)输出低电平电压VGL的第一扫描输出Gout1(N)和第二扫描输出Gout2(N)。
随着第四时钟信号CLK4切换至高电平，第二开关单元620的下拉晶体管Tpd导通。随着下拉晶体管Tpd导通，高电平电压VGH在QB-节点QB处被充电。
随着高电平电压VGH在QB-节点QB处被充电，第三开关单元630的第二开关晶体管Ts2导通。随着第二开关晶体管Ts2导通，Q-节点Q被放电至低电平电压VGL。随着低电平电压VGL施加至Q-节点Q，第一输出单元660的第一缓冲晶体管Tb1和第二输出单元670的第三缓冲晶体管Tb3截止。
随着高电平电压VGH施加至QB-节点QB，第一输出单元660的第二缓冲晶体管Tb2和第二输出单元670的第四缓冲晶体管Tb4导通。随着第二缓冲晶体管Tb2导通，低电平电压VGL施加至第一输出端子OUT1，并且低电平电压VGL输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。此外，随着第四缓冲晶体管Tb4导通，低电平电压VGL施加至第二输出端子OUT2，并且低电平电压VGL输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。
在根据本公开内容示例性实施方式的移位寄存器540及包括该移位寄存器540的显示装置100中，多个级ST中的每一个的第一开关单元610包括正向驱动晶体管Td和反向驱动晶体管Tdrev，使得多个级ST可在两个方向上驱动。具体地说，当正向起始信号Vst或来自前级ST(N-1)的第二扫描输出Gout2(N-1)施加至正向驱动晶体管Td时，第N时钟信号CLK(N)可输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。随后，第N+1时钟信号CLK(N+1)可输出作为来自第N级ST(N)的第二扫描输出Gout2(N)。然后，来自第N级ST(N)的第二扫描输出Gout2(N)可施加至第N+1级ST(N+1)的正向驱动端子DT。因此，可在从顶部的级ST到底部的级ST的正向方向上驱动多个级ST。此外，当反向起始信号Vst(Rev)或来自后级ST(N+1)的第一扫描输出Gout1(N+1)施加至反向驱动晶体管Tdrev时，第N+1时钟信号CLK(N+1)可输出作为来自第N级ST(N)的第二扫描输出Gout2(N)，然后第N时钟信号CLK(N)可输出作为来自第N级ST(N)的第一扫描输出Gout1(N)。此时，来自第N级ST(N)的第一扫描输出Gout1(N)可施加至第N-1级ST(N-1)的反向驱动端子DT(Rev)。因此，可在从底部的级ST到顶部的级ST的反向方向上驱动多个级ST。因此，不仅可在给移位寄存器540的顶部的第一级ST施加驱动信号时，而且还可在给底部的最后一级ST施加驱动信号时驱动多个级ST。
顺带地，虚拟显示(VR)近来引起关注，其是通过使用人工技术模拟人体的五种感觉(视觉、听觉、嗅觉、味觉、触觉)的方式虚拟地给观看者提供她/他在现实世界中没有的体验/环境的一种工作平台。可过使用各种硬件和软件模块，诸如输入装置、输出装置、装置驱动器软件和内容来实现虚拟现实。通常来说，VR装置可包括输入单元、处理单元和输出单元。其中，输出单元可实现为具有增大的沉浸水平的显示装置。
用于显示信息的显示装置对于VR装置来说非常重要。特别是，为了使观看者沉浸到虚拟现实中，除了诸如分辨率之类的表现性能以外，VR装置的形状也很重要。因此，作为用于VR装置的一种显示装置，经常使用头戴式显示(HMD)装置，其佩戴在用户的头上。轻且薄的显示装置适合于HMD装置。
由于诸如HMD之类的VR装置非常靠近观看者的眼睛，所以与通常的显示装置相比，其需要超高分辨率。结果，用于超高分辨率显示装置的线的数量增加，因而线占据更多空间并且移位寄存器的尺寸也增加。此外，随着线和移位寄存器的尺寸增加，出现了无效区域的尺寸增加的问题。
鉴于上述问题，在根据本公开内容另一示例性实施方式的移位寄存器540及包括该移位寄存器540的显示装置100中，多个级ST中的每一个包括第一输出单元660和第二输出单元670，使得可减小无效区域110B中由移位寄存器540占据的面积。具体地说，多个级ST中的每一个可通过第一输出单元660将第一扫描输出Gout1(N)输出至第一输出端子OUT1，并且可通过第二输出单元670将第二扫描输出Gout2(N)输出至第二输出端子OUT2。就是说，可从每个级ST输出两个扫描输出Gout1和Gout2。扫描输出Gout1和Gout2中的每一个可通过连接至输出端子OUT1和OUT2的栅极线GL传输至多个像素PX。由于多个级ST中的每一个包括第一输出单元660和第二输出单元670，所以可减少多个级ST的数量。结果，可减小无效区域110B中由移位寄存器540占据的面积，并且可减小无效区域110B的面积。因此，当根据本公开内容另一示例性实施方式的移位寄存器540及包括该移位寄存器540的显示装置100用于VR装置时，可在给观看者提供更真实的VR体验的同时减小无效区域。
本公开内容的示例性实施方式还可如下描述：
根据本公开内容的一个方面，一种移位寄存器，包括多个级。所述多个级之中的第N级包括：第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；第二开关单元，所述第二开关单元用于接收第N+2时钟信号并且控制QB-节点；第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；和输出单元，所述输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至输出端子。
所述正向驱动信号可以是正向起始信号或来自第N-1级的输出信号，并且所述反向驱动信号可以是反向起始信号或来自第N+1级的输出信号。
所述第一开关单元可包括：正向驱动晶体管，所述正向驱动晶体管具有接收所述正向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极；和反向驱动晶体管，所述反向驱动晶体管具有接收所述反向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
所述第二开关单元可包括下拉晶体管，所述下拉晶体管具有接收所述第N+2时钟信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
所述第三开关单元可包括：第一开关晶体管，所述第一开关晶体管具有连接至所述Q-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极；和第二开关晶体管，所述第二开关晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
所述移位寄存器可进一步包括第四开关单元，所述第四开关单元包括第三开关晶体管，所述第三开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述输出单元的源极电极。
所述输出单元可包括：第一缓冲晶体管，所述第一缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N时钟信号的漏极电极、以及连接至所述输出端子的源极电极；和第二缓冲晶体管，所述第二缓冲晶体管具有接收所述QB-节点处的电压的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述输出端子的源极电极。
所述移位寄存器可进一步包括异常操作修正单元，其中所述异常操作修正单元包括：第一异常操作晶体管，所述第一异常操作晶体管具有接收第一异常操作信号的栅极电极、接收所述第一异常操作信号的漏极电极、以及连接至所述输出单元的所述输出端子的源极电极；和第二异常操作晶体管，所述第二异常操作晶体管具有接收所述第一异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
所述异常操作修正单元可进一步包括：第三异常操作晶体管，所述第三异常操作晶体管具有接收第二异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述输出单元的所述输出端子的源极电极。
所述移位寄存器可进一步包括稳定单元，所述稳定单元具有连接至所述Q-节点的第一电容器；和连接至所述QB-节点的第二电容器。
根据本公开内容的另一个方面，一种移位寄存器，包括多个级。所述多个级之中的第N级包括：第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；第二开关单元，所述第二开关单元用于接收第N+3时钟信号并且控制QB-节点；第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；第一输出单元，所述第一输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至第一输出端子；和第二输出单元，所述第二输出单元用于基于所述Q-节点处的电压将第N+1时钟信号输出至第二输出端子。
所述正向驱动信号可以是正向起始信号或来自第N-1级的输出信号，并且所述反向驱动信号可以是反向起始信号或来自第N+1级的输出信号。
所述第一开关单元可包括：正向驱动晶体管，所述正向驱动晶体管具有接收所述正向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极；和反向驱动晶体管，所述反向驱动晶体管具有接收所述反向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
所述第二开关单元可包括下拉晶体管，所述下拉晶体管具有接收所述第N+3时钟信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
所述第三开关单元可包括：第一开关晶体管，所述第一开关晶体管具有连接至所述Q-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极；和第二开关晶体管，所述第二开关晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
所述移位寄存器可进一步包括第四开关单元，所述第四开关单元包括第三开关晶体管，所述第三开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述第一输出单元的源极电极。
所述移位寄存器可进一步包括第五开关单元，所述第五开关单元包括第四开关晶体管，所述第四开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述第二输出单元的源极电极。
所述第一输出单元可包括：第一缓冲晶体管，所述第一缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N时钟信号的漏极电极、以及连接至所述第一输出端子的源极电极；和第二缓冲晶体管，所述第二缓冲晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第一输出端子的源极电极。
所述移位寄存器可进一步包括第一电容器，所述第一电容器连接在所述第一缓冲晶体管的栅极电极与所述第一输出端子之间。
所述第二输出单元可包括：第三缓冲晶体管，所述第三缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N+1时钟信号的漏极电极、以及连接至所述第二输出端子的源极电极；和第四缓冲晶体管，所述第四缓冲晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第二输出端子的源极电极。
所述移位寄存器可进一步包括第二电容器，所述第二电容器连接在所述第三缓冲晶体管的栅极电极与所述第二输出端子之间。
所述移位寄存器可进一步包括异常操作修正单元，其中所述异常操作修正单元包括：第一异常操作晶体管，所述第一异常操作晶体管具有接收异常操作信号的栅极电极、接收所述异常操作信号的漏极电极、以及连接至所述第一输出单元的所述第一输出端子和所述第二输出单元的所述第二输出端子的源极电极；和第二异常操作晶体管，所述第二异常操作晶体管具有接收所述异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
所述异常操作修正单元可进一步包括：第三异常操作晶体管，所述第三异常操作晶体管具有接收所述异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第一输出单元的所述第一输出端子和所述第二输出单元的所述第二输出端子的源极电极。
根据本公开内容的再一个方面，提供了一种包括所述移位寄存器的显示装置。
所述显示装置可用于实现虚拟现实的装置。
到目前为止，已参照附图详细描述了本公开内容的示例性实施方式。然而，本公开内容不限于这些示例性实施方式，在不背离本公开内容的技术思想的情况下，可进行修改和变化。因此，在此描述的这些示例性实施方式仅仅是举例说明性的，并不旨在限制本公开内容的范围。这些示例性实施方式不限制本公开内容的技术思想。因此，应当注意，上述实施方式在所有方面都不是限制性的，而是举例说明性的。本公开内容寻求的保护范围由所附权利要求限定，其所有等同范围解释为在本公开内容的实际范围内。

Claims (25)

1.一种移位寄存器，所述移位寄存器包括多个级，其中所述多个级之中的第N级包括：
第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；
第二开关单元，所述第二开关单元用于接收第N+2时钟信号并且控制QB-节点；
第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；和
输出单元，所述输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至输出端子。
2.根据权利要求1所述的移位寄存器，其中所述正向驱动信号是正向起始信号或来自第N-1级的输出信号，并且
其中所述反向驱动信号是反向起始信号或来自第N+1级的输出信号。
3.根据权利要求1所述的移位寄存器，其中所述第一开关单元包括：
正向驱动晶体管，所述正向驱动晶体管具有接收所述正向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极；和
反向驱动晶体管，所述反向驱动晶体管具有接收所述反向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
4.根据权利要求1所述的移位寄存器，其中所述第二开关单元包括下拉晶体管，所述下拉晶体管具有接收所述第N+2时钟信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
5.根据权利要求1所述的移位寄存器，其中所述第三开关单元包括：
第一开关晶体管，所述第一开关晶体管具有连接至所述Q-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极；和
第二开关晶体管，所述第二开关晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
6.根据权利要求1所述的移位寄存器，进一步包括：第四开关单元，所述第四开关单元包括第三开关晶体管，所述第三开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述输出单元的源极电极。
7.根据权利要求1所述的移位寄存器，其中所述输出单元包括：
第一缓冲晶体管，所述第一缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N时钟信号的漏极电极、以及连接至所述输出端子的源极电极；和
第二缓冲晶体管，所述第二缓冲晶体管具有接收所述QB-节点处的电压的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述输出端子的源极电极。
8.根据权利要求1所述的移位寄存器，进一步包括异常操作修正单元，其中所述异常操作修正单元包括：第一异常操作晶体管，所述第一异常操作晶体管具有接收第一异常操作信号的栅极电极、接收所述第一异常操作信号的漏极电极、以及连接至所述输出单元的所述输出端子的源极电极；和
第二异常操作晶体管，所述第二异常操作晶体管具有接收所述第一异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
9.根据权利要求8所述的移位寄存器，其中所述异常操作修正单元进一步包括：第三异常操作晶体管，所述第三异常操作晶体管具有接收第二异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述输出单元的所述输出端子的源极电极。
10.根据权利要求1所述的移位寄存器，进一步包括：稳定单元，所述稳定单元具有连接至所述Q-节点的第一电容器；和连接至所述QB-节点的第二电容器。
11.一种移位寄存器，所述移位寄存器包括多个级，其中所述多个级之中的第N级包括：
第一开关单元，所述第一开关单元用于接收正向驱动信号或反向驱动信号并且控制Q-节点；
第二开关单元，所述第二开关单元用于接收第N+3时钟信号并且控制QB-节点；
第三开关单元，当所述Q-节点被充电至高电平电压时，所述第三开关单元用于将所述QB-节点放电至低电平电压，并且当所述QB-节点被充电至所述高电平电压时，所述第三开关单元用于将所述Q-节点放电至所述低电平电压；
第一输出单元，所述第一输出单元用于基于所述Q-节点处的电压将第N时钟信号输出至第一输出端子；和
第二输出单元，所述第二输出单元用于基于所述Q-节点处的电压将第N+1时钟信号输出至第二输出端子。
12.根据权利要求11所述的移位寄存器，其中所述正向驱动信号是正向起始信号或来自第N-1级的输出信号，并且
其中所述反向驱动信号是反向起始信号或来自第N+1级的输出信号。
13.根据权利要求11所述的移位寄存器，其中所述第一开关单元包括：
正向驱动晶体管，所述正向驱动晶体管具有接收所述正向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极；和
反向驱动晶体管，所述反向驱动晶体管具有接收所述反向驱动信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
14.根据权利要求11所述的移位寄存器，其中所述第二开关单元包括下拉晶体管，所述下拉晶体管具有接收所述第N+3时钟信号的栅极电极、接收所述高电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
15.根据权利要求11所述的移位寄存器，其中所述第三开关单元包括：
第一开关晶体管，所述第一开关晶体管具有连接至所述Q-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极；和
第二开关晶体管，所述第二开关晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述Q-节点的源极电极。
16.根据权利要求11所述的移位寄存器，进一步包括：第四开关单元，所述第四开关单元包括第三开关晶体管，所述第三开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述第一输出单元的源极电极。
17.根据权利要求11所述的移位寄存器，进一步包括：第五开关单元，所述第五开关单元包括第四开关晶体管，所述第四开关晶体管具有接收所述高电平电压的栅极电极、连接至所述Q-节点的漏极电极、以及连接至所述第二输出单元的源极电极。
18.根据权利要求11所述的移位寄存器，其中所述第一输出单元包括：
第一缓冲晶体管，所述第一缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N时钟信号的漏极电极、以及连接至所述第一输出端子的源极电极；和
第二缓冲晶体管，所述第二缓冲晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第一输出端子的源极电极。
19.根据权利要求18所述的移位寄存器，进一步包括第一电容器，所述第一电容器连接在所述第一缓冲晶体管的栅极电极与所述第一输出端子之间。
20.根据权利要求11所述的移位寄存器，其中所述第二输出单元包括：
第三缓冲晶体管，所述第三缓冲晶体管具有接收所述Q-节点处的电压的栅极电极、接收所述第N+1时钟信号的漏极电极、以及连接至所述第二输出端子的源极电极；和
第四缓冲晶体管，所述第四缓冲晶体管具有连接至所述QB-节点的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第二输出端子的源极电极。
21.根据权利要求20所述的移位寄存器，进一步包括：第二电容器，所述第二电容器连接在所述第三缓冲晶体管的栅极电极与所述第二输出端子之间。
22.根据权利要求11所述的移位寄存器，进一步包括：异常操作修正单元，其中所述异常操作修正单元包括：
第一异常操作晶体管，所述第一异常操作晶体管具有接收异常操作信号的栅极电极、接收所述异常操作信号的漏极电极、以及连接至所述第一输出单元的所述第一输出端子和所述第二输出单元的所述第二输出端子的源极电极；和
第二异常操作晶体管，所述第二异常操作晶体管具有接收所述异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述QB-节点的源极电极。
23.根据权利要求22所述的移位寄存器，其中所述异常操作修正单元进一步包括：
第三异常操作晶体管，所述第三异常操作晶体管具有接收所述异常操作信号的栅极电极、接收所述低电平电压的漏极电极、以及连接至所述第一输出单元的所述第一输出端子和所述第二输出单元的所述第二输出端子的源极电极。
24.一种显示装置，所述显示装置包括根据权利要求1至23中任一项所述的移位寄存器。
25.根据权利要求24所述的显示装置，其中所述显示装置用于实现虚拟现实的装置。
CN201811361953.5A 2017-11-17 2018-11-15 移位寄存器及包括该移位寄存器的显示装置 Pending CN109859665A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0153866 2017-11-17
KR1020170153866A KR102430061B1 (ko) 2017-11-17 2017-11-17 시프트 레지스터 및 이를 포함하는 표시 장치

Publications (1)

Publication Number Publication Date
CN109859665A true CN109859665A (zh) 2019-06-07

Family

ID=64316382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811361953.5A Pending CN109859665A (zh) 2017-11-17 2018-11-15 移位寄存器及包括该移位寄存器的显示装置

Country Status (4)

Country Link
US (1) US10726764B2 (zh)
EP (1) EP3486894B1 (zh)
KR (1) KR102430061B1 (zh)
CN (1) CN109859665A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179871A (zh) * 2020-02-12 2020-05-19 武汉华星光电技术有限公司 一种goa电路及其显示面板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361703B2 (en) * 2019-03-28 2022-06-14 Ordos Yuansheng Optoelectronics Co., Ltd. Gate driving unit including four clock signals, gate driving method, gate driving circuit, display panel and display device
KR20210142872A (ko) * 2020-05-19 2021-11-26 엘지디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시장치
EP4163908A4 (en) * 2020-06-09 2024-05-15 Wuhan China Star Optoelectronics Technology Co., Ltd. GOA CIRCUIT AND SCOREBOARD
CN114038434B (zh) * 2021-11-09 2023-03-07 深圳创维－Rgb电子有限公司 液晶面板上电时序控制电路、方法、液晶面板及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110142191A1 (en) * 2009-12-11 2011-06-16 Mitsubishi Electric Corporation Shift register circuit
KR20140096613A (ko) * 2013-01-28 2014-08-06 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
KR20150030541A (ko) * 2013-09-12 2015-03-20 엘지디스플레이 주식회사 게이트 구동부를 포함하는 액정표시장치
CN104766584A (zh) * 2015-04-27 2015-07-08 深圳市华星光电技术有限公司 具有正反向扫描功能的goa电路
CN105047172A (zh) * 2015-09-15 2015-11-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示屏及其驱动方法
CN105096865A (zh) * 2015-08-06 2015-11-25 京东方科技集团股份有限公司 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置
CN106782282A (zh) * 2017-02-23 2017-05-31 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板及驱动方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029871A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 信号処理回路、ドライバ回路、表示装置
KR101481675B1 (ko) * 2011-10-04 2015-01-22 엘지디스플레이 주식회사 양 방향 쉬프트 레지스터
KR102218946B1 (ko) * 2014-06-13 2021-02-24 엘지디스플레이 주식회사 스캔 구동부 및 이를 이용한 표시장치
CN105206237B (zh) * 2015-10-10 2018-04-27 武汉华星光电技术有限公司 应用于In Cell型触控显示面板的GOA电路
KR102408900B1 (ko) * 2015-10-23 2022-06-16 엘지디스플레이 주식회사 스캔 구동부, 표시장치 및 이의 구동방법
CN105206244B (zh) * 2015-10-29 2017-10-17 武汉华星光电技术有限公司 一种goa电路及液晶显示器
CN105513550B (zh) * 2016-01-04 2019-02-01 武汉华星光电技术有限公司 Goa驱动电路
TWI643170B (zh) * 2016-08-18 2018-12-01 鴻海精密工業股份有限公司 雙向移位暫存器及顯示驅動系統

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110142191A1 (en) * 2009-12-11 2011-06-16 Mitsubishi Electric Corporation Shift register circuit
KR20140096613A (ko) * 2013-01-28 2014-08-06 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
KR20150030541A (ko) * 2013-09-12 2015-03-20 엘지디스플레이 주식회사 게이트 구동부를 포함하는 액정표시장치
CN104766584A (zh) * 2015-04-27 2015-07-08 深圳市华星光电技术有限公司 具有正反向扫描功能的goa电路
CN105096865A (zh) * 2015-08-06 2015-11-25 京东方科技集团股份有限公司 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置
CN105047172A (zh) * 2015-09-15 2015-11-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示屏及其驱动方法
CN106782282A (zh) * 2017-02-23 2017-05-31 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板及驱动方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179871A (zh) * 2020-02-12 2020-05-19 武汉华星光电技术有限公司 一种goa电路及其显示面板
CN111179871B (zh) * 2020-02-12 2021-01-15 武汉华星光电技术有限公司 一种goa电路及其显示面板

Also Published As

Publication number Publication date
EP3486894A3 (en) 2019-08-07
US20190156730A1 (en) 2019-05-23
EP3486894B1 (en) 2023-12-27
EP3486894A2 (en) 2019-05-22
KR102430061B1 (ko) 2022-08-04
US10726764B2 (en) 2020-07-28
KR20190056671A (ko) 2019-05-27

Similar Documents

Publication Publication Date Title
KR101493276B1 (ko) 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
CN109859665A (zh) 移位寄存器及包括该移位寄存器的显示装置
CN110007792B (zh) 显示装置
US9818353B2 (en) Scan driver adn display device using the same
CN104700795B (zh) 具有分部面板的显示装置及其驱动方法
CN113160738B (zh) 选通驱动器和包括该选通驱动器的显示装置
CN102117659B (zh) 移位寄存器和使用移位寄存器的显示设备
CN100406973C (zh) 液晶显示器及其驱动方法
KR101840186B1 (ko) 액정 표시 장치 및 그 구동 방법
CN100498443C (zh) 液晶显示器件及其驱动方法
KR102396469B1 (ko) 디스플레이 장치
CN108806597A (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108877720B (zh) 栅极驱动电路、显示装置及驱动方法
CN109686326A (zh) 显示设备
US8922473B2 (en) Display device with bidirectional shift register and method of driving same
KR20160033351A (ko) 표시장치
CN110010049A (zh) 栅极驱动集成电路及其操作方法
CN102411910B (zh) 显示装置及其画面显示方向的调节方法
CN104778927A (zh) 适配于部分显示的液晶显示设备
KR20140043203A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR20130009496A (ko) 표시장치와 그 구동 방법
CN108615494A (zh) 移位寄存器和包括移位寄存器的栅极驱动器及显示装置
KR20140131448A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR101918151B1 (ko) 쉬프트 레지스터와 이를 포함한 표시장치
KR102051389B1 (ko) 액정표시장치 및 이의 구동회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination