CN1098563C - 带清除pll的直接数字合成器驱动pll频率合成器 - Google Patents

带清除pll的直接数字合成器驱动pll频率合成器 Download PDF

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Abstract

本发明提供一种频率合成器，其特征在于包括：用于以数字方式产生可变频率信号的频率源；具有第一预先确定的环路带宽并与所述频率源耦合的第一锁相环路电路；以及具有大于所述第一预先确定环路带宽的第二预先确定环路带宽并与所述第一锁相环路电路耦合的第二锁相环路电路。

Description

带清除PLL的直接数字合成器驱动PLL频率合成器
技术领域
本发明涉及频率合成器。具体而言，本发明涉及一种频率合成新颖的和经过改进方法和装置，它将直接数字合成器与一个或多个锁相环路连在一起使用。
背景技术
传统的频率合成可以通过将直接数字合成器与一个锁相环路连用来实现。直接数字合成器(DDS)可以用来向锁相环路提供环路基准信号。在理想情况下，锁相环路(PLL)被设计成抑制DDS基准信号中的尖峰脉冲(spur)、工作于宽频范围内并实现快速的稳定时间(settling time)。但是，只将一个PLL与DDS连用来实现全部上述目标可能有困难。针对快速稳定在新频率上的目的而设计的PLL常常无法抑制DDS基准信号上大范围的尖峰脉冲。缩短频率稳定时间与提高抑制尖峰脉冲能力在PLL器件设计中是相互矛盾的。
DDS基准信号是一种数字周期信号，其频率可以在给定频带内微调。通过首先在符合采样理论的较高速率下累积相位，然后利用查询表将相位转化为周期波形并利用数字-模拟转换器将周期波形最终的数字形式转换为模拟信号，由此生成了DDS基准信号。但是DDS基准信号中可能会包含因量化误差和截断引起的尖峰脉冲以及由热效应和半导体效应引起的噪声。
DDS产生的模拟信号是PLL的基准频率源。PLL被设计成可输出其频率分辨率等于基准频率的多个频率。通过改变环路除数值，以额定DDS基准频率增量粗调输出频率。通过改变DDS输出频率，即锁相环路基准频率源，可以对频率进行微调。微调增量等于DDS输出频率的分辨率乘以环路除数值。
锁相环路的性能与几个因素有关，他们包括(1)基准信号的频率；(2)将输出频率分频为基准频率所需的除数大小；以及(3)环路滤波器的带宽。基准信号频率代表了频率分辨率，或者说是环路步进的间距，也就是说基准频率越小，频率分辨率越高。环路除数的大小对环路的噪声性能有很大的影响。基准信号中的任何相位噪声或杂散噪声出现在环路输出中时其幅度等于原始幅度与环路除数之积。环路滤波器的带宽一般是基准频率的5％-10％或者更小，它对环路的新频率稳定时间有的影响。因此环路滤波器的带宽越窄，环路稳定至新频率的速度越慢。
传统的DDS驱动PLL合成器可以在高的频率分辨率和高的频谱纯度下合成信号。环路带宽设计成较窄的PLL从DDS基准信号中抑制噪声和尖峰脉冲并生成高的频谱纯度的信号。在题为“直接数字合成驱动锁相环路频率合成器”的美国专利No.4,965,533和题为“带硬限幅器的直接数字合成驱动锁相环路频率合成器”的美国专利No.5,028,887中给出了DDS驱动PLL合成器的实际例子，这两项专利已经转让给了本发明的受让人并作为参考文献包含在这里。但是为获得高纯频谱信号而采用的窄带宽环路往往会延长频率稳定时间。在传统的DDS驱动PLL合成器中，快速的稳定时间与高纯频谱分量是设计中相互矛盾的。
因此本发明的一个目标就是提供一种经过改进的新颖的直接数字合成器驱动锁相频率合成器，它在生成高纯频谱的同时实现了快速稳定时间。
本发明的另一个目标是提供一种经过改进的新颖的直接数字合成器驱动锁相频率合成器，它无需采用数字-模拟转换器。
本发明进一步的目标是采用切换机制来缩短经过改进的直接数字合成器驱动锁相频率合成器的稳定时间。
发明内容
一种改进的频率合成器采用一对锁相环路电路来处理数字方式产生的模拟信号。直接数字合成器(DDS)是一种产生数字基准信号的方法。通过首先在符合采样理论的较高速率下累积相位，然后利用查询表将相位转化为周期波形并利用数字-模拟转换器将周期波形最终的数字化形式转换为模拟信号，DDS由此生成了数字化的周期频率。
在第一实施例中，与DDS频率源耦合的第一或清除PLL清除基准频率附近的邻近噪声。由于清除PLL固有的跟踪所提供基准频率的特性，所以与传统的滤波器设计相比它具有不少优点。PLL的滤波能力取决于环路带宽的大小。较窄的PLL环路带宽将在基准频率附近以更小的窗口滤波。典型的情况通过将环路除数值设定为基本上等于1，清除PLL产生接近或等同于输入基准频率的输出信号。不管其它传统的合成器所需的附加滤波器工作情况如何，清除PLL都将提供纯净频谱基准信号。
第二或主要PLL电路接收来自清除PLL的纯净频谱基准信号并根据需要调节频率。通过将环路除数值设定为远大于1，PLL电路以输入基准频率增量调节输出频率。主要PLL接收的频率控制输入可以用来动态粗调输出频率。通过调节作为输入至第一级PLL电路的DDS基准频率可以实现频率微控。
本实施例锁定在新信号上所需的总体稳定时间取决于每个PLL的环路带宽和每个PLL单独发生失锁于所提供信号的机率。清除PLL产生的输出频率非常匹配输入的基准频率并且在运行期间一般不会失锁。因此与清除PLL的窄环路带宽对应的较长稳定时间对总体稳定时间方程的贡献并不大。当进行较大频率调整时主要PLL一般会信号失锁，通过选取较大的环路带宽可以缩短主要PLL的稳定时间。
通过采用两个PLL电路大大缩短了本实施例的稳定时间。对于一般只用一个PLL的传统DDS驱动PLL合成器，其设计受到互斥邻近滤波和快速频率稳定时间要求的限制。在本实施例中，清除PLL将邻近滤波功能从快速频率稳定时间要求中分离出来并因此而增加了频率合成器稳定方程的附加自由度。本实施例的主要PLL不再需要完成邻近滤波并可以设计成具有较快的频率稳定时间。
本实施例还可以用来简化数字基准频率合成器的设计要求。典型的数字频率合成器包括与数字-模拟转换器(DAC)单元耦合的直接数字合成器(DDS)。本实施例也可以与不用DAC的频率合成器一起工作。来自DDS累加器的最高有效位(MSB)代替所用的DAC输出被直接提供给清除PLL。清除PLL的滤波质量确保消除了DDSMSB信号上的谐波尖峰脉冲并产生正弦波信号。最终的正弦波信号很容易为主要PLL用来作进一步信号处理。
另一个实施例采用切换装置最大程度地缩短本发明中清除PLL贡献的稳定时间。该实施例利用功率分路器来产生数字方式发生的周期信号的第一和第二副本。第一复制周期信号提供给清除PLL和随后用来选通经过功率求和器装置的信号的切换装置并提供给主要PLL电路。该切换装置响应由切换控制电路产生的控制信号。
第二复制信号直接提供给能够选通经过求和器装置的信号的切换装置以及主要PLL电路。该切换装置也响应由切换控制电路产生的控制信号。
该切换实施例在稳定至新频率的过程中旁路清除PLL。通过消除清除PLL所贡献的稳定时间延迟，总体稳定时间得到了缩短。当频率发生变化时，切换控制产生控制信号，该信号开启与清除PLL相连的开关并关闭与第二复制周期信号相连的开关。一旦清除PLL稳定在新频率上，与清除PLL相连的开关就关闭而与第二复制周期信号相连的开关就开启。
本发明的提供了一种频率合成器，它包括：用于以数字方式产生可变频率信号的频率源；具有第一预定环路带宽并与频率源耦合的第一锁相环路电路；具有大于第一预定环路带宽的第二预定环路带宽并与第一锁相环路电路耦合的第二锁相环路电路；位于频率源与第一锁相环路电路之间的功率分路器，功率分路器具有一个输入与第一和第二输出，功率分路器的输入与频率源的输出耦合而功率分路器的第一输出与第一锁相环路电路耦合；位于第一锁相环路电路与第二锁相环路电路之间的第一开关，响应于第一开关控制信号；位于第一开关与第二锁相环路电路之间的加法器，加法器具有第一和第二输入以及输出，加法器第一输入与第一开关耦合而加法器输出与第二锁相环路电路耦合；以及与功率分路器第二输出和加法器第二输入耦合的第二开关，响应于第二开关控制信号。
本发明还提供了一种频率合成方法，它包括以下步骤：以数字方式产生可变频率基准信号；将可变频率基准信号分离为第一支路基准信号和第二支路基准信号；在具有第一预定环路带宽的第一锁相环路电路内对第一支路基准信号进行滤波；将经滤波的第一支路基准信号施加在具有第二预定环路带宽的第二锁相环路电路的基准输入上以响应第一开关控制信号；以及将第二支路基准信号施加在第二锁相环路电路的基准输入上以响应第二开关控制信号。
本发明的较佳实施例与已有技术相比有好几个优点。通过将一个PLL用作DDS基准信号的“清除”滤波器而将第二个PLL用作频率乘法器缩短了稳定时间。清除PLL在持续跟踪相位连续DDS输出的同时清除了DDS尖峰脉冲。保持清除PLL与DDS输出之间频率和锁相的不变使该环路的稳定时间缩短至最小。与此同时，第二PLL以频率乘法器的方式工作。增加第二PLL的环路带宽可以获得宽频带输出以及快速的频率切换特性。
附图的简要说明
通过以下结合附图对本发明的描述可以进一步理解本发明的特征、目标和优点。在附图中相同的部分用同一标号表示。
图1示出了已有技术的直接数字合成器(DDS)驱动锁相环路(PLL)频率合成器；
图2示出了带清除PLL的DDS驱动(PLL)频率合成器的本发明实施例；
图3示出了本发明DDS驱动PLL的第一替换实施例；以及
图4示出了本发明DDS驱动PLL的第二替换实施例。
实施发明的较佳方式
本发明的较佳实施例与已有技术的频率合成器相比有许多优点。图1示出了传统的直接数字合成器(DDS)驱动锁相环路(PLL)频率合成器100的框图。合成器100一般包括频率合成器101和连用的锁相环路电路(PLL)114以提供所需的合成输出频率124。
频率合成器101一般由DDS102、数字-模拟转换器(DAC)108、滤波器110和可选的分频器112组成。在图1的较佳实施例中，DDS102由相位累积器104和正弦查询表106组成。值得指出的是这里的DAC108虽然位于DDS102的外部，但是也可以将DAC108包含在DDS102的内部。
在工作过程中，图1中的DDS102接收精密的频率控制信号113，该信号决定了相位累加器104中累积的相位增量。累积的相位值以所提供的DD8时钟速率输出至存储有正弦值的正弦查询表(一般是只读存储器)。正弦查询表106也以DDS时钟速率向外部数字-模拟转换器(DAC)108提供输出信号。由正弦查询表106产生的输出信号是周期波形的数字形式。DAC108将周期波形的数字形式转换为输出基准信号，该信号的模拟幅度值代表了周期波形。最后由精密的频率控制信号113改变DDS102产生的基准频率信号。
PLL114由鉴相器116、环路滤波器118、电压控制振荡器(VCO)120和环路分频器122组成。鉴相器116的输出与一般为运算放大滤波器的环路滤波器118的输入耦合。环路滤波器118的输出与VCO120的控制输入耦合。VCO120的输出作为锁相环路输出信号提供并反馈至环路分频器122的输入。环路分频器122的输出与鉴相器116的另一个输入端耦合。
作为比较器装置，鉴相器116将DDS电路提供的基准信号与经过除法处理后的环路输出信号进行比较。鉴相器116对DDS电路***的基准信号与经过除法处理的环路输出信号之间的频率差作出响应以产生频率调谐控制信号，其电平正比于比较信号的频率差分。
环路滤波器118用作调谐控制信号滤波器。环路滤波器118接收频率调谐控制信号并对其进行滤波，随后向VCO120的电压控制输入提供VCO控制信号。
VCO120用作响应于VCO控制信号而产生环路输出信号的频率生成装置。具体而言，VCO120响应输入VCO控制信号电平的变化而改变环路输出信号的频率。根据高纯频谱的需要，可以采用诸如电压控制晶体振荡器(VCXO)之类的高质量电压控制振荡器(VCO)作为VCO120。VCO控制信号提供给了VCO120的电压控制输入。
环路分频器122与VCO120的输出耦合从而接收环路输出信号。环路分频器122用作环路分频器装置，它接收环路输出信号并产生经过除法处理的环路信号，该信号的频率等于环路输出信号的频率除以N。环路信号提供给鉴相器116的另一个输入端并且其频率的等于或接近输入值。环路分频器122响应粗略的频率控制信号126以设定整数分频器的数值，环路输出信号频率被该数值相除之后反馈至鉴相器116。改变环路分频器122的环路除数值N有效增大了鉴相器116检测的频率差分中的差值并引起精密输出频率124的频率变化。来自PLL114中VCO120的最终输出信号124是一种频谱纯净的基准信号，其频率增加的步距正比于环路除数值N。
如图1所示，只用一个PLL114的传统合成器必需在稳定时间与频谱纯度之间作出平衡以产生所需的输出信号124。稳定时间(即PLL改变频率所需时间)和信号频谱纯度取决于PLL114的环路带宽。例如，增加PLL114的环路带宽可以使PLL以及最终是整个合成器在相应较短的时间间隔内稳定在新的频率上。PLL的稳定时间反比于环路带宽。因此环路带宽越宽，稳定时间越快。
但是欲从合成器100获得高纯频谱的输出信号124要求PLL有相对较窄的环路带宽。DDS102一般在所生成的基准频率附近产生频率尖峰脉冲。这些尖峰脉冲正比于PLL114的环路除数大小得到加强并根据PLL环路带宽的相对大小进行滤波。根据低通滤波特性，较窄的环路带宽将抑制PLL114基准频率附近的尖峰脉冲。但是如果PLL114的环路带宽减少到消除DDS102产生的附近尖峰脉冲的程度，则稳定时间将延长。虽然具有宽环路带宽的PLL将清除掉有噪声的VCO(例如VCO120)，但是它必需为窄带，以清除DDS102产生的噪声。
如图2所示，较佳实施例通过采用两个分立的PLL解决了频谱纯度与稳定时间之间的矛盾。第一或清除PLL214被设计成“清除”或对频率合成器202生成的输入可变的基准信号进行滤波。清除PLL214的环路带宽设计得较窄并取较小的环路除数值。如上所述，环路带宽设计得较窄的PLL生成的信号由于抑制了由频率合成器202内DDS204产生的邻近尖峰脉冲而具有较高的频谱纯度。诸如主要PLL220之类的第二PLL具有较大的环路除数和较大的环路带宽，可以用来在较短的稳定时间间隔内建立基准频率。与已有技术不同，这种设计无需为满足频谱纯度要求而牺牲稳定时间，反之也是如此。在较佳实施例中，稳定时间和频谱纯度基本上是独立参数，他们由合成器的设计者分别确定。
图2示出了DDS驱动PLL频率合成器200的示意性实施例。合成器200包括数字频率合成器202、第一或清除PLL214和第二或主要PLL220。根据特殊的设计需要还可以增加共知的其它滤波器。
数字频率合成器202由直接数字合成器(DDS)204、数字-模拟转换器(DAC)206、滤波器208和可选的分频器210构成。数字合成器202用作可变基准源装置，它产生的频率选自频率各异的多个基准频率信号之一。
DDS204提供了代表周期波形数字形式的输出信号。DDS204的部件和操作与图1中的DDS102相似。DDS204响应能够改变输出基准信号频率的精密频率控制信号212。DDS204进一步响应直接数字合成器(DDS)时钟信号，内部数字硬件受该信号驱动。直接数字合成器在本领域内是人所共知的技术。
与DDS204耦合的DAC206将DDS204输出的周期波形的数字形式转换为波形的模拟形式。DAC206完成的数字-模拟转换大大减少了DDS204输出信号上的量化误差。
与DAC206耦合的滤波器208一般抑制了DAC206输出信号上的宽带噪声。滤波器208所消除的噪声通常落在随后的第一PLL214或第二PLL220带宽之外。作为一种选择，滤波器208的输出也可以提供给除数值为M的基准频率分频器210。如果经过可选的频率分频器210处理，则最终的周期输出频率以及信号附近的噪声将以正比于预先确定的整数值M得以降低。
合成器202中的滤波器208或可选分频器210向清除PLL214的输入提供输出基准信号。与图1中的PLL114不同，清除PLL214的主要功能是用作低通滤波器，它可以跟踪一段范围内的相位连续输入频率(例如由频率合成器202生成)。对于给定的相位连续可变频率输入信号，清除PLL214在保持锁频和锁相的同时提供了频谱纯净的输出频率。在示意性的实施例中，较低的频率乘法运算基本上由清除PLL214完成。
除了PLL环路除数和PLL环路带宽不同之外，PLL214的部件和操作与图1中的PLL214相似。由于频率乘法功能主要由主要PLL220完成，所以PLL214的环路除数值(由图1PLL114中的数值N表示)设定得较小，基本上接近于1。清除PLL214环路分频器数值响应第一频率控制信号216而设定。在示意性实施例中，清除PLL214的输出生成频率接近输入频率的频谱纯净的基准信号。
清除PLL214一般将环路带宽设计得较窄。为了能基本上消除频率信号合成器202生成的载波频率(具体而言是由DDS204生成)附近的所有邻近噪声，环路带宽应足够的窄。与图1频率合成器100中的PLL114之类的传统的合成器PLL相比，清除PLL的环路带宽明显减小。带宽的差别是因为采用清除PLL的合成器须提高频谱纯度所致。传统的合成器中采用的单个PLL(例如图1中的PLL114)由于受稳定时间延长的限制，带宽一般不能选得较窄。
清除PLL214的输出信号在输入主要PLL220之前可以通过附加的滤波器218耦合。滤波器218用作进一步提高了由PLL214增强的基准信号输出的频谱分量纯度的装置。示意性的滤波器218可以是本领域内熟知的低通滤波器(LPF)或者带通滤波器(BPF)。
滤波器218的输出耦合至第二或主要PLL220。通常情况下，PLL220被用作产生环路输出信号的频率调谐装置，该信号的频率是输入基准信号频率的整数倍。在本特定实施例中，主要PLL220升高或倍增具有由DDS202产生频率的信号和由清除PLL214提供的邻近频谱纯度相乘。
PLL220的部件除了下面两处以外与清除PLL214的相似。与清除PLL216相比，主要PLL220的环路除数和环路带宽要大得多。
主要PLL220中的环路除数值范围与清除PLL214的不同。在清除PLL214中，环路除数值设定为接近于1以窄的环路带宽和高纯频谱的输出信号。清除PLL214主要被用作滤波器装置而非频率倍增装置。但是为了使输入频率升高到较高的所需的输出频率，主要PLL220需要远大于1的环路除数值。较佳实施例中的主要PLL主要用作频率倍增装置而非滤波器装置。
在较佳实施例中，较高的频率倍增可以通过设定较高的主要PLL环路除数值来实现。一般而言，随着环路除数值的增加，PLL既增加频率也增加噪声。由于***中的噪声可能会达到难以承受的水平，所以这限制了普通合成器中的信号频率倍增值(即环路除数值的大小)。但是在较佳实施例中，由于清除PLL提供了频谱纯净的基准信号，所以较大的环路除数不会使噪声增加很多。
由于清除PLL216消除了足够多的邻近噪声，所以PLL220的环路带宽可以设定得较宽。主要PLL222设计成用来完成频率倍增并依赖于用作提高输入信号频谱纯度的清除PLL214。一般而言，与环路带宽较小的类似PLL(例如清除PLL214或图1中的主要PLL114)比较，环路带宽较大的PLL具有快得多的稳定时间(即PLL锁定到新频率所需的时间)。具体而言，本发明的主要PLL所采用的较大环路带宽使得它的稳定时间与类似的主要PLL(例如图1中合成器100所用环路带宽较窄的PLL114)的相比快了许多。因此本发明与传统频率合成器相比，从总体上讲具有更快的稳定时间。
在工作过程中，DDS通过以高于正弦波频率的速率累积相位值产生给定频率的数字化的周期波形，一般为正弦波。利用查询表累积的相位被转化成周期波形。利用数字-模拟转换器将周期波形的最终数字形式转换为模拟形式。
本发明较佳实施例的杂散性能分析起来比较容易。DDS输出包括由输出波形相位截断、波形的幅度量化、DAC输出的非线性以及采样过程带来的频率混淆等导致的杂散信号。DDS中的相位噪声取决于DDS时钟信号的相位噪声特性和包括DDS在内的数字电路***的噪声特性。
清除PLL214滤除DDS202产生的信号中的邻近频率尖峰脉冲。通过将清除PLL214的环路带宽设计得非常窄，尖峰脉冲的典型谐波族得到急剧地抑制并且由清除PLL214生成了频谱纯净的信号。有关PLL环路带宽对DDS基准信号尖峰脉冲的抑制作用的其它细节和实例可参见前述的美国专利No.4,965,533。
如果DDS202生成的基准频率信号的变化范围不超出方程(1)所示的Δfpo，则清除PLL仍处于锁定状态并且只需很少的稳定时间。当保持锁频和锁相状态时清除PLL214稳定时间只包括相位截获所需的时间延迟。增加处于锁相状态的清除PLL214基本上不会使合成器的总体稳定时间增加并且将会看到稳定时间方程的调节自由度有所增强。下述方程描述了，包含数字相位或频率检测器(例如图1中的鉴相器116)的PLL可以在“脱离”锁频状态之前适应频率的最大变化量：
          Δfpo＝1.8(2π)(δ+1)fn          (1)
这里：
Δfpo为脱离频率；
δ为环路阻尼因子；以及
fn为PLL固有频率
即使当基准频率的变化大于Δfpo，利用清除PLL214连同主要PLL220也改善了合成器200的总体稳定时间。清除PLL214具有较小的环路除数值并且PLL214的输出频率范围基本上等于DDS204的输出带宽。此外，清除PLL214具有非常小的环路带宽。较小的环路带宽一般对应与较长的频率稳定时间。但是在清除PLL214中，由于频率变化受到限制，所以相应的稳定时间即使有的话仍然较小。因此即使清除PLL214失锁并且必需重新获取信号，获取相位和频率所需的时间延迟仍然较小。
在比较中，当图1所示合成器100必需失锁和重新获取DDS102产生的基准信号时，总体频率时间延迟仍然较长。对于给定的与图2中PLL214相同的窄环路带宽，图1中的PLL114利用大得多的环路除数才能产生同样量级的宽频范围。当PLL114改变频率时，除非设计者愿意牺牲频谱纯度，否则无法通过增加环路带宽来改善稳定时间。因此当带宽不变时频率变化较大的PLL稳定时间长于频率变化较小的PLL稳定时间。
图2中合成器200示例的较佳实施例通过增加环路带宽缩短了主要PLL220的稳定时间。现在当主要PLL220失锁时较大的环路带宽明显改善了稳定时间并使加入清除PLL214而增加复杂性或成本成为正当理由。即使当清除PLL214失锁时主要PLL220中增加的稳定时间也补偿了任何稳定时间的丢失。
采用清除PLL214来生成高的频谱纯度的信号增加了稳定时间方程中的自由度。与传统的主要PLL器件相比，由于输入基准信号上的尖峰脉冲已经被清除PLL极大地削弱，所以主要PLL220可以取较大的环路带宽。在主要PLL220中将较大的环路除数与较大的环路带宽结合使用可以使频率合成器200在较宽的频率范围内快速获取信号锁定。稳定时间方程中所增加的灵活度提供了改善先前无法利用的合成器设计的手段。
在实践中，传统DDS驱动PLL合成器将较高频谱纯度与稳定时间进行折衷设计。因此通过传统合成器稳定时间与较佳实施例的简单比较即可看出总体上的好处。例如，考虑图1中的传统DDS驱动PLL合成器100，其DDS部分产生1MHz的基准频率，主要PLL114环路除数等于1000并且Δfpo＝25kHz。这种合成器的稳定时间主要取决于主要PLL，对于25Mhz的跳跃稳定时间约为5毫秒。
在较佳实施例中，图2“清除”PLL214的环路带宽至少与图1主要PLL114的一样窄。在图2增加的主要PLL220中，环路带宽明显大于图1主要PLL114的带宽。考虑DDS驱动PLL频率合成器200如下的情形，DDS部分产生1MHz的基准频率，清除PLL环路除数为1，主要PLL环路分频器等于1000并且两个PLL的Δfpo＝25kHz。在这种情况下，对于25MHz的跳跃合成器的稳定时间只有近似2毫秒。较佳实施例中主要PLL220的较大环路带宽与带有环路带宽较窄的主要PLL的传统合成器相比明显改善了频率稳定时间。如上所述，即使在频率跳跃间隔大于Δfpo并且清除PLL失锁时清除PLL对总体稳定时间将贡献小的延迟。
包含附加的清除PLL的DDS驱动PLL频率合成器可以由几种方式利用稳定时间方程中增加的自由度。在实施例的第一中示意结构中，主要PLL的环路除数设定为预先确定的数值以响应第二频率控制信号222。如图2所示，清除PLL214具有一个由第一频率控制216设定为1的环路除数值和较小的环路带宽。在另一种结构中，清除PLL无需包含环路分频器并且VCO的输出直接耦合至鉴相器的输入。图2中与清除PLL214耦合的主要PLL220可以包含由第二频率控制222置为固定在1000的较大环路除数和远大于清除PLL214的环路带宽。DDS202响应精密频率控制212由DDS202提供的1MHz的基准频率可以围绕基准频率上下调节25kHz。在这种情况下，最终的合成器由于PLL214较窄的环路带宽和其值为1的环路除数而具有较高频谱纯度，并且由于主要PLL224较大的带宽而具有较快的频率切换时间。但是将输入基准频率与主要PLL环路除数相乘得到的频率输出范围将固定为50MHz。
本发明的第二种结构通过改变而非固定主要PLL220中的环路除数值改进了频率范围。与前面一样，清除PLL214包含基本上等于1的环路除数值和较小的环路带宽。响应的主要PLL224包含较大的环路带宽但是包括可变的环路除数。例如频率控制222可以用来在100-200范围内改变主要PLL环路除数。DDS202提供的5Mhz的基准频率响应于用来围绕基准频率上下调节25kHz的精密频率控制212。如上所述，最终的合成器由于PLL214较窄的环路带宽和其值为1的环路除数而具有较高频谱纯度，并且由于主要PLL224较大的带宽而具有较快的频率切换时间。现在该实施例将通过动态设定主环路除数而在更宽的频率范围内起作用。输出的频率范围从500MHz到1GHz并且平均稳定时间约为2毫秒。
可变环路除数结构的输出信号还具有精密的频率分辨率。主环路除数被用作频率粗控而DDS频率控制被用作在其间选择所有的频率。一般而言，输出频率的分辨率正比于DDS频率分辨率与当前环路除数值之积。包含32位累加器的典型DDS在主要PLL环路除数等于200时将产生0.93Hz分辨率的输出频率。较低的环路除数甚至可以进行更精密的频率分辨率调节。当PLL环路除数设定为100时，频率分辨率将提高至0.465Hz。
图3示出了利用清除PLL318来避免使用各种部件的本发明替换实施例的框图。在图3中，合成器300包括频率合成器302、清除PLL318和初级324。
在该实施例中，合成器304包括DDS304、滤波器314和可选的分频器316。特殊之处是如果采用清除PLL则DDS304只需操作相位累加器306。在本实施方案中，无需诸如图1中正弦查询表之类的正弦查询表和诸如图1中DAC108之类的数字-模拟转换器。相位累加器306以DDS时钟速率接收决定累加相位增量的数字精密频率控制信号。最高有效位(MSB)或者溢出位310在提供给清除PLL318之前传送至滤波器314和可选的分频器装置316。
MSB310通过滤波器314或者可选分频器316耦合至包含与图1中清除PLL214在元件和操作上相似的清除PLL318。尽管在实际在正弦波中可能发生失真，但是MSB310产生的输入信号清楚地指示了合成周期信号幅度变化的时刻。PLL318中的鉴相器响应MSB310的变化。清除PLL318有效地接收MSB310产生的输入信号并检测“矩形波”或截取的正弦波。可能存在的相位误差由清除PLL318的窄带特性校正。清除PLL318最终的输出信号为正弦波。
清除PLL318的输出耦合至主要PLL324并在它们之间可以有滤波器322。主要PLL324被用作产生具有周期性频率的环路输出信号的频率调谐装置，其周期频率是输入基准信号的整数倍。主要PLL324的部件和操作与图2中所示的主要PLL214相同。
清除PLL318只用MSB310就有效地产生了正弦波信号。清除PLL318产生的正弦波有效驱动主要PLL324中的鉴相器。因此该实施例避免使用了诸如图1中正弦查询表之类的正弦查询表和诸如图1中DAC108之类的数字-模拟转换器。利用MSB 306产生的基准信号加上清除PLL318具有较低成本和降低复杂性的优点。
图4示出了另一替换实施例的框图，其中将清除PLL与开关装置连用的DDS驱动PLL频率合成器可以用来进一步改善切换频率时的总体稳定时间。在图4中，频率合成器400包括DDS402、数字-模拟转换器(DAC)404、滤波器装置406、功率分路器408、清除PLL滤波器410、开关SW1 414、开关SW2 412、开关控制装置416、加法器418和主要PLL420。
直接数字合成器(DDS)402的用作产生选定其中一个基准频率信号的可变基准源装置。DDS402的操作和部件与图2中所示的DDS204相同。DDS402的输出耦合至操作上与图2中DAC206相似的DAC404。
DDS402产生的信号的频谱纯度可以选用滤波器406来加强。DAC404的输出耦合至滤波器406以在没有清除PLL410时减少宽带噪声并改善信号质量。
DAC404或者可选滤波器406的输出耦合至将信号分配给两个独立支路的功率分路器408的输入。分路器装置408的第一分支输出耦合至清除PLL410。清除PLL410的操作和部件与图2所示的清除PLL214相似。开关414响应开关控制装置416并接收来自清除PLL410的输出。来自开关414的最终输出耦合至加法器418的一个输入上。
分路器装置408的第二支路输出耦合至开关412。开关412的输出随后耦合至加法器418的第二输入。加法器418的输出随后提供给主要PLL420。
本实施例描述了开关技术以在切换频率时进一步缩短本发明的稳定时间。在切换频率之前，开关控制装置416将关闭开关412并开启414。在频率变化之后，开关控制装置416将使清除PLL410延迟一预先确定的时间以锁定在新的频率上。一旦清除PLL410锁定在新频率上，开关控制装置416将关闭开关414并开启开关412。比较好的是在开关412与414之间采用先通后断技术以使切换噪声和信号非连续性最小。
这种开关技术通过旁路PLL410基本上缩短了清除PLL引入的稳定时间。在该实施例中，总体频率切换时间仅限于主要PLL420的稳定时间。值得指出的是虽然开关414仍处于开启状态而开关412处于关闭状态，但是仍然有杂散信号从加法器418输出至主要PLL420。典型的情况是，传送的杂散信号被限制在主要PLL420环路带宽内并且具有最短的期间。
上面对本发明较佳实施例的描述使得本领域内的普通技术人员得以利用本发明。对于他们来说无需创造性的劳动即可对本发明作出各种修改。所以本发明的范围和精神由下面所附权利要求限定。

Claims (8)

1.一种频率合成器，其特征在于，它包括：
用于以数字方式产生可变频率信号的频率源；
具有第一预先确定的环路带宽并与所述频率源耦合的第一锁相环路电路；
具有大于所述第一预先确定环路带宽的第二预先确定环路带宽并与所述第一锁相环路电路耦合的第二锁相环路电路；
位于所述频率源与所述第一锁相环路电路之间的功率分路器，所述功率分路器具有一个输入与第一和第二输出，所述功率分路器的输入与所述频率源的输出耦合而所述功率分路器的第一输出与所述第一锁相环路电路耦合；
位于所述第一锁相环路电路与所述第二锁相环路电路之间的第一开关，响应于第一开关控制信号；
位于所述第一开关与所述第二锁相环路电路之间的加法器，所述加法器具有第一和第二输入以及输出，所述加法器第一输入与所述第一开关耦合而所述加法器输出与所述第二锁相环路电路耦合；以及
与所述功率分路器第二输出和所述加法器第二输入耦合的第二开关，响应于第二开关控制信号。
2.如权利要求1所述的频率合成器，其特征在于，它进一步包含具有分别与所述第一和第二开关耦合的第一和第二输出的开关控制电路。
3.如权利要求2所述的频率合成器，其特征在于，所述开关控制电路产生提供给所述第一和第二开关的第一和第二对开关控制信号，所述第一和第二开关响应于所述第一对开关控制信号以关闭所述第二开关并开启所述第一开关，并响应于所述第二对开关控制信号以关闭所述第一开关而开启所述第二开关。
4.如权利要求3所述的频率合成器，其特征在于，所述第一和第二开关响应于所述第一对输出信号，先关闭所述第二开关然后开启所述第一开关。
5.如权利要求3所述的频率合成器，其特征在于，所述第一和第二开关响应所述第二对输出信号，先关闭所述第一开关然后开启所述第二开关。
6.一种频率合成方法，其特征在于，它包括以下步骤：
以数字方式产生可变频率基准信号；
将所述可变频率基准信号分离为第一支路基准信号和第二支路基准信号；
在具有第一预先确定环路带宽的第一锁相环路电路内对所述第一支路基准信号进行滤波；
将所述经过滤波的第一支路基准信号施加在具有第二预先确定环路带宽的第二锁相环路电路的基准输入上以响应第一开关控制信号；以及
将所述第二支路基准信号施加在所述第二锁相环路电路的基准输入上以响应第二开关控制信号。
7.如权利要求6所述的方法，其特征在于，所述第一预先确定的带宽小于所述第二预先确定的带宽。
8.如权利要求6所述的方法，其特征在于，所述第一预先确定的带宽基本上等于一个单位。
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