CN105122650A - 利用可变频率梳线的合成器方法 - Google Patents
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Abstract
公开可变频率合成器和输出可变频率的方法。合成器包括第一参考频率、接收第一参考频率并且输出经调谐频率的直接数字合成器(DDS)、接收经调谐频率并且输出由多个梳线所组成的可变频率梳的可变频率梳发生器、接收可变频率梳和来自振荡器的信号并且输出中频的混频器、接收第二参考频率和中频并且输出锁相信号的锁相环(PLL)以及接收锁相信号并且输出可变合成频率的振荡器。
Description
技术领域
本发明在国家科学基金与AssociatedUniversities,Inc.之间的合作协议AST-0223851下以政府支持进行，以及美国政府相应地对本发明具有某些权利。
相关申请的引用
本申请要求2012年7月23日提交的标题为“SynthesizerMethodUtilizingVariableFrequencyCombLinesandFrequencyDithering”的美国临时申请No.61674445的优选权，通过引用具体完整地结合于此。
本发明针对合成器。具体来说，本发明针对利用可变频率梳线和切换的合成器。
背景技术
VadimManassewitcsh在FrequencySynthesisTheoryandDesign(第3版，JohnWiley和Sons1987)开始第1章“频率合成是***元件的组合，其引起从一个或数个参考源中生成一个或多个频率”。Manassewitch然后继续说明不同类型的合成器：相干或不相干；直接或间接。
合成器的信号源能够是能够直接调谐到大约预期频率的振荡器。但是，大多数振荡器是不相干的，直到它们使用锁相环(PLL)来锁相到某个参考频率。在预期频率与这些参考频率之间存在需要解决的大频率差。
一些现有合成器设计使用参考信号(或者参考信号之一)以驱动梳发生器来解决这个频率差问题。简单来说，梳发生器的输出频率全部与输入频率和谐地相关。通常，频率梳跨越合成器所要求的整个频带，并且具有(在频率上)均匀间隔的梳齿。梳齿能够像标尺那样用来以高准确性测量其他频率源。
现有频率合成器依靠固定输入或者一些情况下依靠输入频率的几个谐波或分谐波，来驱动一个或多个梳发生器。通过允许输入频率在频率范围上(接近)连续地改变，标尺能够可控地伸展或压缩。这些可伸展梳线则能够通过使用混频器来与振荡器输出频率进行比较。混频器查找振荡器频率与所有梳线之间的和或差。
利用固定(或接近固定)梳线的现有合成器能够使用微调合成器(FTS)来调谐到固定梳线周围的小范围偏移频率。但是，这因FTS调谐中的限制和PLL本身的频率范围限制而引起输出频率范围中的调谐漏洞。附加缺点是因混频器非线性度以及特定直接数字合成器(DDS)频率设定的相邻梳线引起的靠近杂散的存在。这些杂散能够引起随时间的不符合需要正弦相位变化或者预期信号质量(谱纯度)的其他降级。
发明内容
本发明克服了与当前策略和设计关联的问题和缺点，并且提供创建可变梳线合成器的新工具和方法。
一个实施例针对一种可变频率合成器。该合成器包括输出固定参考频率的时钟、接收固定参考频率并且输出经调谐频率的直接数字合成器(DDS)、接收经调谐频率并且输出由多个梳线所组成的可变频率梳的可变频率梳发生器、接收可变频率梳和来自振荡器的信号并且输出固定中频的混频器以及接收固定参考频率和固定中频并且输出锁相信号的锁相环(PLL)、接收锁相信号并且输出合成频率的范围的振荡器。
优选地，固定中频是振荡器的输出与至少一个梳线之间的差。在一优选实施例中，振荡器是YIG类型振荡器。优选地，来自PLL的纠错信号是电流。在一优选实施例中，振荡器是电压控制振荡器(VCO)。优选地，来自PLL的纠错信号是电压。
优选地，合成器还包括第二固定参考频率，其中DDS和PLL其中之一接收第二固定参考频率。优选地，在所输出的可变合成频率中不存在调谐漏洞。在优选实施例中，DDS对于固定参考频率的大约1/6至固定参考频率的大约2/5的范围是可调谐的。优选地，DDS输出频率处于第一尼奎斯特区域之内。优选地，DDS输出频率处于比第一尼奎斯特区域要高的尼奎斯特区域中。
在优选实施例中，最低输出合成频率(FMIN)、最大DDS调谐范围(ΔDDSMAX)和梳线间距之间的关系通过下式支配：
优选地，PLL的极性能够在正与负之间转换。优选地，频率梳线覆盖2GHz至20GHz的范围。
在优选实施例中，DDS切换成将合成器调谐到原本通过缺少切换的DDS不可获得的预期频率。优选地，通过在通过没有切换的DDS可获得的第一频率与通过没有切换的DDS可获得的第二频率之间进行转换来获得特定频率，其中第一频率和第二频率围绕预期频率。DDS优选地对于第一序列长度保持在第一调谐字，并且随后对于第二序列长度保持在第二调谐字。
优选地，第一调谐字和第二调谐字相差一，以及使第一序列长度和第二序列长度的总时间为最小。优选地，第一调谐字通过下式确定
；
第二调谐字通过下式确定
；
第一序列长度通过下式确定
；以及
第二序列长度通过下式确定
；
其中，f是时钟频率，b是相位寄存器长度，v是量化频率，m和n是整数，Δ是合成器调谐步长，以及g=gcd(mf,2 b nΔ)，其中gcd是最大公约数。
优选地，DDS对于第一序列长度在第一调谐字与第二调谐字之间改变，以及随后DDS对于第二序列长度保持在第二调谐字。
本发明的另一实施例针对一种输出可变频率的方法。该方法包括下列步骤：在时钟处输出固定参考频率，在直接数字合成器(DDS)接收固定参考频率，从DDS输出经调谐频率，在可变频率梳发生器接收经调谐频率，从可变频率梳发生器输出由多个梳线所组成的可变频率梳，在混频器接收可变频率梳和来自振荡器的信号，从混频器输出固定中频，在锁相环(PLL)接收固定参考频率和固定中频，从PLL输出锁相信号，在振荡器接收锁相信号，并且输出合成频率的范围。
优选地，固定中频是振荡器的输出与至少一个梳线之间的差。优选地，振荡器是YIG类型振荡器。优选地，来自PLL的纠错信号是电流。在一优选实施例中，振荡器是电压控制振荡器(VCO)。优选地，来自PLL的纠错信号是电压。
在一优选实施例中，DDS和PLL其中之一接收第二固定参考频率。优选地，在所输出的可变合成频率中不存在调谐漏洞。优选地，DDS在固定参考频率的大约1/6至固定参考频率的大约2/5的范围是可调谐的。优选地，DDS输出频率处于第一尼奎斯特区域之内。优选地，DDS输出频率处于比第一尼奎斯特区域要高的尼奎斯特区域中。
优选地，最低输出合成频率(FMIN)、最大DDS调谐范围(ΔDDSMAX)和梳线间距之间的关系通过下式支配：
。
在一优选实施例中，PLL的极性能够在正与负之间转换。优选地，频率梳线覆盖2GHz至18GHz的范围。
优选地，DDS高频振动以将合成器调谐到原本通过缺少切换的DDS不可得到的预期频率。在一优选实施例中，通过在没有切换的DDS可获得的第一频率与通过没有切换的DDS可获得的第二频率之间进行调谐来获得特定频率，其中第一频率和第二频率围绕预期频率。优选地，DDS对于第一序列长度保持在第一调谐字，并且随后对于第二序列长度保持在第二调谐字。优选地，第一调谐字和第二调谐字相差一，以及使第一序列长度和第二序列长度的总时间为最小。
在一优选实施例中，第一调谐字通过下式确定
；
第二调谐字通过下式确定
；
第一序列长度通过下式确定
；以及
第二序列长度通过下式确定
；
其中，f是时钟频率，b是相位寄存器长度，v是量化频率，m和n是整数，Δ是合成器调谐步长，以及g=gcd(mf,2 b nΔ)，其中gcd是最大公约数。
在一优选实施例中，DDS对于第一序列长度在第一调谐字与第二调谐字之间改变，以及随后DDS对于第二序列长度保持在第二调谐字。
本发明的另一实施例针对一种将直接数字合成器(DDS)调谐到原本是通过DDS不可获得的预期频率的方法。该方法包括下列步骤：调谐到通过没有切换的DDS可获得的第一频率，以及调谐到通过没有切换的DDS可获得的第二频率，其中第一频率和第二频率围绕预期频率。
在一优选实施例中，DDS对于第一序列长度保持在第一调谐字，并且随后对于第二序列长度保持在第二调谐字。优选地，第一调谐字和第二调谐字相差一，以及使第一序列长度和第二序列长度的总时间为最小。优选地，第一调谐字通过下式确定
；
第二调谐字通过下式确定
；
第一序列长度通过下式确定
；以及
第二序列长度通过下式确定
；
其中，f是时钟频率，b是相位寄存器长度，v是量化频率，m和n是整数，Δ是合成器调谐步长，以及g=gcd(mf,2 b nΔ)，其中gcd是最大公约数。
在一优选实施例中，DDS对于第一序列长度在第一调谐字与第二调谐字之间改变，以及随后DDS对于第二序列长度保持在第二调谐字。
本发明的其他实施例和优点在以下描述中部分地提出，以及部分地可通过本描述是显然的，或者可从对本发明的实施中了解。
附图说明
仅作为举例并且参照附图更详细描述本发明，附图包括：
图1示出现有技术合成器。
图2是示出现有技术合成器的调谐范围中漏洞的示意图。
图3示出本发明的合成器的一实施例。
图4示出通过本发明的合成器填充调谐漏洞的示意图。
图5示出使用本发明的合成器的调谐方案。
图6示出使用本发明的合成器的调谐的示例。
图7示出使用本发明的合成器的备选调谐的示例。
图8示出切换过程的一实施例的示意图。
图9示出合成器输出频率为14500MHz的14-15GHz范围中的标称梳线。
图10示出其中梳发生器驱动信号和IF变量两者的本发明的另一实施例。
具体实施方式
正如本文所体现并且广义描述，本文的公开提供本发明的详细实施例。但是，所公开实施例只是本发明的示范，本发明可按照各种和备选形式来实施。因此，不是意在特定结构和功能细节应当受到限制，而是意在它们提供权利要求的基础并且作为教授本领域的技术人员以各种方式采用本发明的代表性基础。
能够通过本发明的实施例得到解决的本领域的一个问题是克服合成器的调谐范围之内的频率漏洞。意外地发现，驱动梳发生器的可变频率DDS提供能够顺利通过频率漏洞的可变频率梳线。此外，固定中频(IF)能够选择为时钟或另一参考频率。时钟也能够用作对锁相环(PLL)的参考信号。另外，DDS频率能够切换成在合成器的输出处产生整数频率倍数，常常称作合成器的步长。
这里所述的新类型的合成器能够按照那些术语描述为相干的(定义：属于、相关或者具有能够呈现干涉的、带相似方向、幅度和相位的波)以及直接/间接类型混合。直接部分由采取直接数字合成器(DDS)形式实现的微调合成器(FTS)组成，其允许合成频率的频率和相位的准确数字控制。间接部分包括其他元件，其中包括允许合成频率结合FTS保持相干性的锁相环(PLL)。该频率与参考频率(相同或不同的参考)之间的差在PLL中进行比较。误差信号被生成并且用来调谐振荡器以校正误差。以及因此，该环被锁定，并且这时与这些参考是相干的。
图1示出现有技术微波合成器示意图。与图1的合成器相似的合成器进行操作，其中具有某个缺点。例如，这类合成器仅能够调谐到该频率范围的小子集(大约36%)。该限制通过DDS和PLL引起。DDS调谐范围因生成乱真信号(例如谐波)和混叠(其将高频调谐范围限制到小于时钟频率的40%)的数字合成技术而受到限制。如果DDS的谐波是一个问题，则调谐范围进一步限制到小于一个倍频程(否则，较低频率的谐波位于用来去除时钟、混叠信号等的任何滤波器的通带之内)。在DDS的输出处的变压器将低频侧的输出频率进一步限制到几百kHz。
与图1的现有技术合成器相似的合成器通常设计成操作几GHz范围。通常，时钟105设置成固定频率(例如125MHz)。时钟的固定频率用来调谐DDS110，以及固定梳发生器115的频率。DDS是用来从参考时钟来创建波形的频率合成器。在图1所示的示例中，DDS输出可变参考频率(REF)，例如在40MHz。频率梳发生器115设置成作为时钟105频率与梳线之间的差的频率。来自固定频率梳发生器115的信号连同来自YIG振荡器125的信号一起进入混频器120。混频器120输出可变IF。
耦合到频率调制(FM)线圈135的锁相环(PLL)130接收来自DDS110的可变REF以及来自混频器140的可变IF。PLL130向锁相YIG振荡器125输出信号。YIG振荡器是直接信号源，其能够提供超过10GHz的多倍频程调谐带宽。对YIG振荡器进行锁相降低相位噪声，并且增加输出频率的精度。YIG振荡器125的输出通常在8与14GHz之间(使用例如此处提供的数值，大约8.04GHz)。来自YIG振荡器125的输出信号经由定向耦合器输入到混频器120中，并且是合成器100的输出。
合成器100的PLL受到低频约束(PLL在零频率不工作)以及PLLIF路径中的增益级之间的隔直流(DC)电容器限制。图2示出合成器100的调谐范围的示意表示。合成器100的DDS具有20至42.5MHz的调谐范围。合成器100能够在8-14GHz的范围锁定到从125MHz(时钟105)梳线偏移的这个范围。合成器100的最大连续调谐范围为25MHz，其具有40MHz的漏洞(64≤N≤112)。合成器100的缺点是靠近预期信号，乱真信号在DDS频率处于时钟频率的特定有理分数(例如1/3、1/4、1/5、2/7、1/6、2/9和3/10)时会存在。
图3示出本发明的合成器300的一实施例。在合成器300中，时钟305固定成输出固定REF(例如500MHz)。但是，在其他实施例中，时钟305能够输出可变REF。优选地，REF设置成YIG振荡器325的输出与梳线之间的差。该REF输出到DDS310以及PLL330两者。来自DDS330的输出信号由可变频率梳发生器315来接收。由可变频率梳发生器315所输出的可变频率梳由混频器320接收，并且与来自YIG振荡器325的信号相结合。混频器320输出IF，其由PLL330接收。IF能够是固定或可变的。耦合到FM线圈335的PLL330创建对YIG振荡器325进行锁相的信号。来自YIG振荡器325的输出信号经由定向耦合器输入到混频器320中，并且是合成器300的输出。虽然示出YIG振荡器，但是能够实现另一个振荡器，例如电压控制振荡器(VCO)。在YIG振荡器的实例中，来自PLL的纠错信号是电流，而在VCO振荡器的情况中，来自PLL的纠错信号是电压。如果两个参考频率是可用的，则时钟305和PLL330可具有不同参考。第二DDS可能用来从合成器参考频率中得出PLL参考频率。
可变频率梳发生器315的可变性使调谐漏洞消失。图4示出消失的漏洞的图形表示。例如，当x64梳线连续地移动到x65梳线时，x64与x65梳线之间的所有调谐漏洞都被填充。在x64的梳线必须仅在大约2MHz(125MHz/64)的频率进行调谐。在频带的高端，x111梳调谐成x112，以及调谐范围为大约1MHz(125MHz/112)。对梳线进行调谐暗示梳发生器315由DDS310(其提供调谐)来驱动。如果对梳线进行调谐，则IF能够变成固定在任意频率(其能够便利地选择为与时钟频率或者另一个参考频率是相同的)。为了改进的乱真响应，如图3所示，PLL330的参考优选地不是对DDS310计时的相同时钟305。
由于DDS谐波、混叠和时钟渗漏，对时钟的大约1/6(16.67%)的范围将DDS310调谐成时钟的大约2/5(40%)(即，时钟频率的大约23.33%的调谐范围)是安全的。标称地调谐成靠近时钟频率的1/3或2/3的DDS310提供最简单滤波要求。如果DDS的频率选择为时钟频率的倍数(例如1+k/3)，则能够保持简单滤波器。
从合成器300所预期的最低频率、最大容许DDS调谐范围和驱动梳发生器的标称频率(即，梳线间距)之间的关系是：
将上式用于例如8GHz的最小合成器频率和27.6MHz的最大DDS调谐范围(即，125MHz时钟频率的大约22%)，标称梳间距为468.75MHz。图5示出这种调谐的细节。如图4所示，合成器利用15个可变频率梳线来覆盖8-14GHz频带，与固定梳线的原始125MHz的原始48个梳线相反。标称梳线对应于调谐线的ΔDDS=0。图4中，最大增量FTS是DDS的极限。例如，通过2000MHz的FMAX和500MHz的时钟，合成器能够对大约1162/3MHz(ΔDDSMAX)进行调谐。
图6示出使用上式的调谐的示例。如图5所示间隔调谐范围允许具有作为彼此的混叠的左和右调谐的对称滤波器。对合成器进行调谐实现如下。对于特定合成器频率，FLO从下式确定梳线数量N：
其中，使用本文所使用的示范数值，IF是固定的125MHz频率，以及标称梳间距为468.75MHz。DDS频率能够从下式找到：
符号考虑PLL的极性，其能够是固定或转换的。来自PLL的纠错信号的符号取决于IF与参考信号之间的相位关系。极性转换使PLL内部的参考信号和IF的作用反转，因而使纠错信号的极性反转。如果PLL是固定极性，则必须注意对正确极性的设计。在图3所示的实施例中，PLL优选地具有极性转换，其允许更大灵活性。通过本文所使用的示范数值，标称DDS频率为93.75MHz。
图7示出与图5所示的解决方案相比的备选调谐解决方案。如果PLL具有极性转换，则存在采用-125MHz的IF频率的备选调谐。附加调谐对杂散减轻是有帮助的。图7所示的备选调谐允许从同一梳线的连续调谐范围的某种灵活性。对于预期合成器频率中的许多频率，存在四种可能的调谐。
与合成器100的22.5MHz的最大连续调谐范围相比，合成器300对同一梳线允许468.75MHz的倍数的连续调谐范围，即大约21倍的改进。该改进提供灵活性，特别是在将LO偏移用于乱真响应的抑制时。
由于DDS装置的数字性质，对于DDS时钟频率f，相位寄存器长度b比特和整数频率调谐字值，装置能够产生具有量化频率的频音。
在a的值完全对应于所需的v值的情况下，DDS输出是根据需要的。在其他情况下，将存在某种近似。本文中描述使用频率切换(能够采用DDS来获得的两个频率之间的转换)的近似。该切换允许一种近似，其没有累积净长期相位漂移，并且在非预期频率(即，杂散)中具有低功率。已经表明，对于整数n和m，合成器的所有频率都能够表示为
以及其中Δ定义为合成器调谐步长。虽然DDS时钟频率f为Δ的整数倍是可取的，但是不作要求。但是，f和Δ应当有理地相关。
在优选实施例中，二频率切换方案通过四个整数值来参数化：a1和a2是调谐字，以及k1和k2是DDS分别使用调谐字a1和a2所花费的调谐间隔(通过DDS时钟周期1/f来测量)。这四个参数的选择通过下列条件规定：
1.对k1+k2DDS时钟周期，DDS优选地没有获得相对于频率v的理想振荡器的相位：
2.为了使相位漂移为最小，周期k1+k2优选地为最小。
3.为了使k1+k2DDS时钟周期期间的相位漂移为最小，a1和a2的值优选地尽可能相似。
使调谐字的差为最小以便使相位偏离为最小的目标建议两个频率字应当为：
以及(4)
，(5)
或者换言之，两个整数将一般非整数值2bv/f括在一起。这个值引起a1-a2=1，即可能的最小差。
等式(3)能够服从调谐字拟设来求解。等式(3)能够改写为：
若：
其中，gcd是最大公约数，则mf/g和2bnΔ/g均为整数并且互素。K1和k2的约束则能够写为：
如果下列等式对同时成立，则满足等式(8)：
对未知数(k1和k2)求解两个等式并且利用a1-a2=1产生：
等式(11)和(12)均是整数的并且大于或等于0(因为对任一个的负解是非物理的)。由等式(4)和(5)所给出的a1和a2的值引起：
以及
注意，k1和k2的值能够同时缩放相同整数，而没有违犯分析解的最优性的等式(3)。Mf/g和2bnΔ/g的相对素性保证使用本文中的等式所确定的k1+k2产生最小可能值。图8示出切换过程的示意图。图中，假定k1为偶数项。k1或k2将为偶数，而并不是两者都为偶数。
在修改的DDS设计中，与理想输出信号的偏差能够被看作是相位调制：
其中，V是合成器输出的峰值电压，ε(t)是指定相位误差的圈数的分段线性函数，其幅值交替增长和缩小，使得随时间推移没有累积平均相位漂移。通过经过频率f1的所指定间隔的中途开始转换周期，没有平均相位偏移能够被取得。因为，所以等式(19)能够扩展为：
第一项是预期合成器波形，以及第二项是不希望有的谐波的原因。谐波与预期频音的功率的相对功率能够计算如下：
其中，Z是由合成器驱动的阻抗。这引起：
由于是分段线性的并且在返回到零之前始终增加到幅值，所以，因此：
切换方式的扩展在零相位开始该序列，但是频率设定之一的时长的中途能够用来生成具有零平均相位偏移的信号。
如果全序列长并且引起高于可接受的杂散功率，则该序列能够分解为附加级。例如，如果如本文所规定的序列是分别具有调谐字a1和a2的k1和k2时钟周期，则能够改为使用a1与a2之间交替的较短调谐周期，只要和。这可更难以实现，但是通过使DDS相位寄存器中的最大误差为最小来使乱真频音的生成为最少。
示例
使用合成器300，其中时钟频率设置成500MHz、标称梳线空间处于时钟的2/3或者333.333MHz(例如，在第2尼奎斯特区域)、最大DDS调谐范围设置成35MHz，图9示出14-15GHz范围中的标称梳线，其中预期合成器输出频率为14500MHz。通过向上调整DDS频率(像手风琴)，低于预期频率的梳线接连上移到预期输出频率的±100MHz。
在本例中，低侧的最靠近梳线是X43，以及预期输出频率能够锁相到低至标称时钟频率X40的梳线，而没有违反DDS的最大调谐范围(参见表1)。通过计算要锁定到的预期梳与预期IF(高或低)之间的差，并且除以梳线谐波数，来确定调谐。14400MHz减去14333.3除以43是标称梳频率之外的调谐步。表1示出这个频率的总可用调谐，其可选择成优化相位噪声或者降低/消除乱真响应(大多源自混频器和DDS)。
表1：粗体值违反先前设计约束。
DDS能够在第一尼奎斯特区域之外工作。DDS生成乱真响应，特别是当设置成时钟的有理值(例如2/3或3/4)时。在较高频率，多个调谐解决方案提供灵活性。
表2显示设置成500MHz以及32比特的相位寄存器长度的合成器的代表性值。
表2：值量
注意，在v=6250/32×10000Hz的情况下，16777216的调谐字准确产生预期输出频率，因此不要求切换。在本例中，最大相位误差εmax能够计算如下：当2bv/f为半整数时并且在k1+k2的值(在等式(9)中给出)为最大的情况下，与正确频率的最大偏差发生。最大值在m的最大值(在本例中为47)并且对g的最低值(在该情况下为160000)可达。在这种最坏情况情形下，k1=k2=734375。因此，所达到的最坏情况相位偏离对于能够在任意时间步转换相位的理想单元而言为εmax=8.5×10-6。
本文中的示例为了清楚起见而基于具有特定设计的示范合成器(合成器设计成以500MHz时钟和固定100MHzIF在2-16GHz范围进行操作)。但是，这些概念对大量设计是可适用的，并且这些方法一般适用。
在另一示例中，如图10所示，如果期望具有小步长(例如1Hz或亚赫兹)，则问题经由切换序列长度(其能够变得过长)发生。这又增加由切换序列所生成的杂散。实际上，通常，序列越长，则这些杂散变得越高。但是，如果合成器的第一部分限制到例如1MHz步长，则序列长度能够较短。
如果期望甚至使步长小于1MHz，则能够添加第二DDS，其创建PLL的参考信号。此外，如果允许IF在±1MHz改变，则该步能够是预期大小。第二DDS优选地也采用切换。步长的分辨率可以仅服从对生成PLL参考(以及关联切换杂散)的DDS的切换序列长度所施加的限制。
通过思考本文所公开的本发明的说明和实施，本领域的技术人员将会清楚地知道本发明的其他实施例和使用。通过引用具体和完整地结合了本文所述的所有参考文献、包括所有发表物、美国和外国专利及专利申请。预计说明书和示例被理解为只是示范性的，本发明的真实范围和精神由以下权利要求书指明。此外，术语“由…组成”包括术语“由…组成”和“基本上由…组成”。
Claims (52)
1.一种可变频率合成器，包括：
第一参考频率；
直接数字合成器(DDS)，其接收所述第一参考频率并且输出经调谐频率；
可变频率梳发生器，其接收所述经调谐频率，并且输出由多个梳线所组成的可变频率梳；
混频器，其接收所述可变频率梳和来自振荡器的信号，并且输出中频；以及
锁相环(PLL)，其接收第二参考频率和所述中频，并且输出锁相信号；
所述振荡器接收所述锁相信号并且输出合成频率的范围。
2.如权利要求1所述的合成器，其中，所述第一参考频率和所述第二参考频率是相同的。
3.如权利要求1所述的合成器，还包括第二DDS，其中所述第二DDS得出所述第二固定参考频率。
4.如权利要求1所述的合成器，其中，所述中频是所述振荡器的输出与至少一个梳线之间的差。
5.如权利要求4所述的合成器，其中，所述中频是固定的。
6.如权利要求4所述的合成器，其中，所述中频是可变的。
7.如权利要求1所述的合成器，其中，所述参考频率是固定的。
8.如权利要求1所述的合成器，其中，所述参考频率是可变的。
9.如权利要求1所述的合成器，其中，所述振荡器是YIG类型振荡器。
10.如权利要求9所述的合成器，其中，来自所述PLL的纠错信号是电流。
11.如权利要求1所述的合成器，其中，所述振荡器是电压控制振荡器(VCO)。
12.如权利要求11所述的合成器，其中，来自所述PLL的纠错信号是电压。
13.如权利要求1所述的合成器，还包括第二固定参考频率，其中所述DDS和所述PLL其中之一接收所述第二固定参考频率。
14.如权利要求1所述的合成器，其中，在所输出的可变合成频率范围中不存在调谐漏洞。
15.如权利要求1所述的合成器，其中，所述DDS在所述固定参考频率的大约1/6至所述固定参考频率的大约2/5的范围是可调谐的。
16.如权利要求15所述的合成器，其中，所述DDS输出频率处于所述第一尼奎斯特区域之内。
17.如权利要求15所述的合成器，其中，所述DDS输出频率处于比所述第一尼奎斯特区域要高的尼奎斯特区域中。
18.如权利要求1所述的合成器，其中，所述最低输出合成频率(FMIN)、最大DDS调谐范围(ΔDDSMAX)和所述标称梳线间距之间的关系通过下式支配：
。
19.如权利要求1所述的合成器，其中，所述PLL的极性能够在正与负之间转换。
20.如权利要求1所述的合成器，其中，所述频率梳线覆盖2GHz至20GHz的范围。
21.如权利要求1所述的合成器，其中，所述DDS切换成将所述合成器调谐到原本通过缺少切换的所述DDS不可获得的预期频率。
22.如权利要求21所述的合成器，其中，通过在通过没有切换的所述DDS可获得的第一频率与通过没有切换的所述DDS可获得的第二频率之间进行转换来获得特定频率，其中所述第一频率和所述第二频率围绕所述预期频率。
23.如权利要求22所述的合成器，其中，所述DDS对于第一序列长度保持在第一调谐字，并且随后对于第二序列长度保持在第二调谐字。
24.如权利要求23所述的合成器，其中，所述第一调谐字和所述第二调谐字相差一，以及使所述第一序列长度和所述第二序列长度的总时间为最小。
25.如权利要求24所述的合成器，其中，所述第一调谐字通过下式确定
；
所述第二调谐字通过下式确定
；
所述第一序列长度通过下式确定
；以及
所述第二序列长度通过下式确定
；
其中，f是时钟频率，b是相位寄存器长度，v是通过整数比与f相关的频率，m和n是整数，Δ是合成器调谐步长，以及g=gcd(mf,2bnΔ)，其中gcd是最大公约数。
26.如权利要求21所述的合成器，其中，所述DDS对于第一序列长度在第一调谐字与第二调谐字之间改变，以及随后所述DDS对于第二序列长度保持在第二调谐字。
27.一种输出可变频率的方法，所述方法包括：
在时钟输出第一参考频率；
在直接数字合成器(DDS)接收所述第一参考频率；
从所述DDS输出经调谐频率；
在可变频率梳发生器接收所述经调谐频率；
从所述可变频率梳发生器输出由多个梳线所组成的可变频率梳；
在混频器接收所述可变频率梳和来自振荡器的信号；
从所述混频器输出中频；
在锁相环(PLL)接收第二参考频率和所述中频；
从所述PLL输出锁相信号；
在所述振荡器接收所述锁相信号；以及
输出合成频率的范围。
28.如权利要求27所述的方法，其中，所述第一固定参考频率和所述第二固定参考频率是相同的。
29.如权利要求27所述的方法，其中，第二DDS得出所述第二固定参考频率。
30.如权利要求27所述的方法，其中，所述中频是所述振荡器的输出与至少一个梳线之间的差。
31.如权利要求30所述的方法，其中，所述中频是固定的。
32.如权利要求30所述的方法，其中，所述中频是可变的。
33.如权利要求27所述的方法，其中，所述参考频率是固定的。
34.如权利要求27所述的方法，其中，所述参考频率是可变的。
35.如权利要求27所述的方法，其中，所述振荡器是YIG类型振荡器。
36.如权利要求27所述的方法，其中，来自所述PLL的纠错信号是电流。
37.如权利要求27所述的方法，其中，所述振荡器是电压控制振荡器(VCO)。
38.如权利要求37所述的方法，其中，来自所述PLL的所述纠错信号是电压。
39.如权利要求27所述的方法，其中，所述DDS和所述PLL其中之一接收第二固定参考频率。
40.如权利要求27所述的方法，其中，在所输出的可变合成频率中不存在调谐漏洞。
41.如权利要求27所述的方法，其中，所述DDS在所述固定参考频率的大约1/6至所述固定参考频率的大约2/5的范围是可调谐的。
42.如权利要求41所述的方法，其中，所述DDS输出频率处于第一尼奎斯特区域之内。
43.如权利要求41所述的方法，其中，所述DDS输出频率处于比第一尼奎斯特区域要高的尼奎斯特区域中。
44.如权利要求27所述的方法，其中，所述最低输出合成频率(FMIN)、所述最大DDS调谐范围(ΔDDSMAX)和所述梳线间距之间的关系通过下式支配：
。
45.如权利要求27所述的方法，其中，所述PLL的极性能够在正与负之间转换。
46.如权利要求27所述的方法，其中，所述频率梳线覆盖2GHz至18GHz的范围。
47.如权利要求27所述的方法，其中，所述DDS高频振动以将所述合成器调谐到原本通过缺少切换的DDS不可获得的预期频率。
48.如权利要求47所述的方法，其中，通过在通过没有切换的所述DDS可获得的第一频率与通过没有切换的所述DDS可获得的第二频率之间进行调谐来获得所述特定频率，其中所述第一频率和所述第二频率围绕所述预期频率。
49.如权利要求48所述的方法，其中，所述DDS对于第一序列长度保持在第一调谐字，并且随后对于第二序列长度保持在第二调谐字。
50.如权利要求49所述的方法，其中，所述第一调谐字和所述第二调谐字相差一，以及使所述第一序列长度和所述第二序列长度的总时间为最小。
51.如权利要求50所述的方法，其中，所述第一调谐字通过下式确定
；
所述第二调谐字通过下式确定
；
所述第一序列长度通过下式确定
；以及
所述第二序列长度通过下式确定
；
其中，f是时钟频率，b是相位寄存器长度，v是量化频率，m和n是整数，Δ是合成器调谐步长，以及g=gcd(mf,2bnΔ)，其中gcd是最大公约数。
52.如权利要求47所述的方法，其中，所述DDS对于第一序列长度在第一调谐字与第二调谐字之间改变，以及随后所述DDS对于第二序列长度保持在第二调谐字。
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