CN109796202A

CN109796202A - 一种高性能低温烧结叠层片式压敏电阻材料

Info

Publication number: CN109796202A
Application number: CN201910227097.2A
Authority: CN
Inventors: 李元勋; 陆永成; 彭睿; 陶志华
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2019-03-25
Filing date: 2019-03-25
Publication date: 2019-05-24

Abstract

本发明涉及一种高稳定性低温烧结叠层片式压敏电阻材料，属于电子材料技术领域。本发明对ZnO‑Bi₂O₃基低温烧结压敏电阻材料，通过Ta₂O₅和BBSZ玻璃的加入，利用液相烧结机理加速了传质过程，进一步提高了材料的烧结致密度、降低了材料的烧结温度。由此材料通过叠层片式电容器生产制造工艺制备的片式压敏电阻器，其具有高稳定的压敏特性，烧结温度低(850℃～925℃)，非线性系数高(≥86.26)，漏电流小，具有良好的应用前景。

Description

一种高性能低温烧结叠层片式压敏电阻材料

技术领域

本发明属于电子材料技术领域，具体涉及一种高性能低温烧结叠层片式压敏电阻材料。

背景技术

压敏电阻是一种具有非线性伏安特性的电阻器件，主要用于在电路承受过压时进行电压钳位，吸收多余的电流以保护敏感器件。其中叠层结构的片式压敏电阻器，因其尺寸小、响应速度快、能量承受能力大等优点，同时能够满足电子元器件向平面化、集成化与微型化的发展需求，被广泛应用于航空、航天、电力、移动通讯、汽车电子、家用电器等领域，具有很好的发展前景。

目前，比较成熟的用于制造叠层片式压敏电阻的无机材料主要有ZnO-基、TiO₂-基和SnO₂-基压敏电阻材料等。ZnO-基压敏电阻材料具有优异的非线性系数(α>50)、小的漏电流、性能稳定、制备工艺简单等优点，应用较为广阔，主要用作过压保护、静电防护、吸收浪涌能量器件。TiO₂-基压敏电阻材料电位梯度较低，因而在低压领域(压敏电压在20V以下)有一定的应用，但存在着非线性系数偏低、性能稳定性差、重复性不好等问题。SnO₂-基压敏电阻材料电位梯度高，可制备高梯度的压敏电阻，但存在原材料昂贵，且非线性系数不高(α一般小于25)等缺点。

为了进一步提高材料的应用，不少人对TiO₂-基压敏电阻材料和SnO₂-基压敏电阻材料进行了改性研究，如李长鹏等的《掺钽对二氧化钛压敏电阻性能的影响》、巩云云的《TiO₂-基压敏陶瓷的制备及其掺杂改性研究》、李文戈等的《TiO₂-基压敏电阻材料及高压环形压敏电阻器的制备方法》，CN107555985A、王矜奉等的《SrCO₃掺杂导致的SnO₂压敏电阻的晶粒尺寸效应》、贺剑锋的《SnO₂压敏电阻材料掺杂改性研究》等。研究发现Ta₂O₅在TiO₂-基压敏电阻材料和SnO₂-基压敏电阻材料中具备非线性I-V响应，从而使其产生较优的压敏特性，并且Ta₂O₅的掺杂还可提高TiO₂-基压敏电阻材料烧结致密性，从而提高其性能。

但关于Ta₂O₅掺杂ZnO-Bi₂O₃基压敏电阻材料还未见报导，同族元素的掺杂改性多采用Nb₂O₅及其复合掺杂。如陈洪存等的《(Nb，Mg，Al)多元掺杂对ZnO压敏材料电学性质的影响》，Nb₂O₅的掺杂ZnO-基压敏电阻材料可显著提高压敏电阻的势垒高度，提高压敏电阻的非线性；另外Nb₂O₅掺杂还可降低ZnO晶粒电阻率，控制晶格畸变，提高了ZnO-基压敏电阻脉冲电流耐受力及抗老化性能，如《Y³⁺、Nb⁵⁺复合施主掺杂ZnO压敏陶瓷及制备方法》，CN106946561A、《In³⁺、Nb⁵⁺复合施主掺杂ZnO压敏陶瓷及制备方法》，CN106946562A。但这两种压敏电阻陶瓷的烧结温度都高达1200℃，高的烧结温度需要使用钯含量高的内电极浆料，成本较高，压敏电阻的低温烧结有利于成本的降低，且与后期的流延工艺兼容。

目前在实现ZnO-基压敏电阻材料的低温烧结方面，主要是通过添加低温烧结添加剂来实现，如B₂O₃、V₂O₅、Bi₂O₃等。如CN1564270A《低温烧结ZnO多层片式压敏电阻器及其制造方法》公开了一种烧结添加剂，主要由Bi₂O₃、Sb₂O₃、B₂O₃、TiO₂组成；CN03964837A，《一种压敏陶瓷电阻》主要通过同时添加V₂O₅和TiO₂来确保其低温烧结特性；也有通过添加玻璃料来降低烧结温度的，如《含有铋硼玻璃的压敏电阻材料的制备工艺》，CN06145925A；如《Varistorcomposition and multilayer varistor》，US2018/0099910A1。虽然这些方法都能达到降低烧结温度的目的，但也在一定程度上牺牲了电阻材料的电学特性，其压敏特性都还有待进一步提高。

发明内容

针对上述存在问题或不足，为解决现有低温烧结叠层片式压敏电阻材料性能不佳的问题，本发明提供了一种高性能低温烧结叠层片式压敏电阻材料，在ZnO-Bi₂O₃基压敏电阻材料基础上添加Ta₂O₅与硼硅锌铋玻璃(BBSZ)，提高材料的晶界势垒及烧结致密性。

一种高性能低温烧结叠层片式压敏电阻材料，在ZnO-Bi₂O₃基低温烧结压敏电阻材料中添加Ta₂O₅与硼硅锌铋玻璃(BBSZ)，用料量Ta₂O₅：BBSZ：ZnO-Bi₂O₃基的摩尔比为0.02～0.50：0.60～0.88：100.00～100.60。

其中ZnO-Bi₂O₃基包括Bi₂O₃、Co₃O₄、MnCO₃、Sb₂O₃、Cr₂O₃、MgO、SiO₂，用料量ZnO：Bi₂O₃：Co₃O₄：MnCO₃：Sb₂O₃：Cr₂O₃：MgO：SiO₂的摩尔比为94.70～95.80：0.58～0.72：0.11～0.19：0.38～0.58：0.88～2.10：0.24～0.39：0.30～1.10：0.40～0.72。

将上述原料经球磨混合、烘干、粉碎过筛即可制得高性能低温烧结叠层片式压敏电阻材料，其烧结温度低(850℃～925℃)，非线性系数高(≥86.26)，漏电流小。

将上述材料按叠层片式电容器生产制造工艺制备成片式压敏电阻器，即将材料经浆料配制、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀等，得到叠层片式压敏电阻器，其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度为850℃～925℃，升温速率为1～2℃/min，保温时间为4～8h。

本发明压敏电阻材料配方比例合理，可实现低温烧结，对ZnO-Bi₂O₃基低温烧结压敏电阻材料，通过Ta₂O₅的添加，阻止了ZnO压敏电阻材料晶粒异常生长，晶粒生长更均匀，提高晶界稳定性，并提高了材料的烧结致密性；另外，Ta离子作为施主离子掺杂，压敏电阻的晶界势垒得到提高，势垒厚度变窄，从而起到提高非线性、减小漏电流的作用。BBSZ玻璃的加入，通过液相烧结机理加速了传质过程，进一步提高了材料的烧结致密度、降低了材料的烧结温度。由此材料通过叠层片式电容器生产制造工艺制备的片式压敏电阻器，其具有高稳定的压敏特性，烧结温度低(850℃～925℃)，且非线性系数高(≥86.26)、漏电流小，具有良好的应用前景。

综上所述，本发明在具有低温烧结特性的ZnO-Bi₂O₃基低温烧结压敏电阻材料基础上添加Ta₂O₅与硼硅锌铋玻璃(BBSZ)，使压敏电阻材料实现低温烧结，并且晶粒尺寸一致性、晶界均匀性、晶界稳定性及烧结致密性得到提高，从而为获得具有高性能的叠层片式压敏电阻器提供了基础。

附图说明

图1为片式压敏电阻器制备工艺流程图；

图2为实施例1的片式压敏电阻器截面扫描电镜照片；

图3为实施例2的片式压敏电阻器截面扫描电镜照片；

图4为实施例3的片式压敏电阻器截面扫描电镜照片；

图5为实施例4的片式压敏电阻器截面扫描电镜照片。

具体实施方式

实施例1：(1)采用下述原料组成成分及其含量配制材料：

表1：实施例1配方表(单位：mol)

ZnO	Bi<sub>2</sub>O<sub>3</sub>	Co<sub>3</sub>O<sub>4</sub>	MnCO<sub>3</sub>	Sb<sub>2</sub>O<sub>3</sub>	Cr<sub>2</sub>O<sub>3</sub>	MgO	SiO<sub>2</sub>	BBSZ	Ta<sub>2</sub>O<sub>5</sub>
										95.06	0.68	0.15	0.49	1.45	0.29	1.10	0.58	0.71	0

(2)按表1配方比例称取原料，将原料经球磨混合、烘干、粉碎过筛制得高性能低温烧结叠层片式压敏电阻材料，再按叠层片式电容器生产制造工艺制备成片式压敏电阻器，即将压敏电阻材料经浆料配制、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀等，得到叠层片式压敏电阻器，其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度915℃并保温6h后自然冷却。

实施例2：(1)采用下述原料组成成分及其含量配制材料：

表2：实施例2配方表(单位：mol)

ZnO	Bi<sub>2</sub>O<sub>3</sub>	Co<sub>3</sub>O<sub>4</sub>	MnCO<sub>3</sub>	Sb<sub>2</sub>O<sub>3</sub>	Cr<sub>2</sub>O<sub>3</sub>	MgO	SiO<sub>2</sub>	BBSZ	Ta<sub>2</sub>O<sub>5</sub>
										95.06	0.68	0.15	0.49	1.45	0.29	1.10	0.58	0.71	0.05

(2)按表2配方比例称取原料，将原料经球磨混合、烘干、粉碎过筛制得高性能低温烧结叠层片式压敏电阻材料，再按叠层片式电容器生产制造工艺制备成片式压敏电阻器，即将压敏电阻材料经浆料配制、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀等，得到叠层片式压敏电阻器，其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度915℃并保温6h后自然冷却。

实施例3：(1)采用下述原料组成成分及其含量配制材料：

表3：实施例3配方表(单位：mol)

ZnO	Bi<sub>2</sub>O<sub>3</sub>	Co<sub>3</sub>O<sub>4</sub>	MnCO<sub>3</sub>	Sb<sub>2</sub>O<sub>3</sub>	Cr<sub>2</sub>O<sub>3</sub>	MgO	SiO<sub>2</sub>	BBSZ	Ta<sub>2</sub>O<sub>5</sub>
										95.06	0.68	0.15	0.49	1.45	0.29	1.10	0.58	0.71	0.15

(2)按表3配方比例称取原料，将原料经球磨混合、烘干、粉碎过筛制得高性能低温烧结叠层片式压敏电阻材料，再按叠层片式电容器生产制造工艺制备成片式压敏电阻器，即将压敏电阻材料经浆料配制、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀等，得到叠层片式压敏电阻器，其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度915℃并保温6h后自然冷却。

实施例4：(1)采用下述原料组成成分及其含量配制材料：

表4：实施例4配方表(单位：mol)

ZnO	Bi<sub>2</sub>O<sub>3</sub>	Co<sub>3</sub>O<sub>4</sub>	MnCO<sub>3</sub>	Sb<sub>2</sub>O<sub>3</sub>	Cr<sub>2</sub>O<sub>3</sub>	MgO	SiO<sub>2</sub>	BBSZ	Ta<sub>2</sub>O<sub>5</sub>
										95.06	0.68	0.15	0.49	1.45	0.29	1.10	0.58	0.71	0.25

(2)按表4配方比例称取原料，将原料经球磨混合、烘干、粉碎过筛制得高性能低温烧结叠层片式压敏电阻材料，再按叠层片式电容器生产制造工艺制备成片式压敏电阻器，即将压敏电阻材料经浆料配制、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀等，得到叠层片式压敏电阻器，其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度915℃并保温6h后自然冷却。

对以上各实施例制得产品进行测试，测试结果如表5：

表5：实施例测试结果

依据以上实施例数据可见，本发明在使压敏电阻材料实现低温烧结的同时，并保证了材料多方面性能的提高，从而获得具有高性能的叠层片式压敏电阻器。

Claims

1.一种高性能低温烧结叠层片式压敏电阻材料，其特征在于：

在ZnO-Bi₂O₃基低温烧结压敏电阻材料中添加Ta₂O₅与硼硅锌铋玻璃BBSZ，用料量Ta₂O₅：BBSZ：ZnO-Bi₂O₃基的摩尔比为0.02～0.50：0.60～0.88：100.00～100.60；

其中ZnO-Bi₂O₃基包括Bi₂O₃、Co₃O₄、MnCO₃、Sb₂O₃、Cr₂O₃、MgO、SiO₂，用料量ZnO：Bi₂O₃：Co₃O₄：MnCO₃：Sb₂O₃：Cr₂O₃：MgO：SiO₂的摩尔比为94.70～95.80：0.58～0.72：0.11～0.19：0.38～0.58：0.88～2.10：0.24～0.39：0.30～1.10：0.40～0.72；

将上述原料经球磨混合、烘干、粉碎过筛即可制得高性能低温烧结叠层片式压敏电阻材料。

2.一种高性能低温烧结叠层片式压敏电阻材料，其特征在于：烧结温度为850℃～925℃，升温速率为1～2℃/min，保温时间为4～8h。

3.一种叠层片式压敏电阻器，其特征在于：

采用如权利要求1所述高性能低温烧结叠层片式压敏电阻材料制备，依次经配制浆料、流延、叠压、成型、等静压、切割、排胶、烧结、倒角、喷涂、封端、电镀，得到叠层片式压敏电阻器；其中流延的膜片厚度50μm，等静压压力32MPa并保压15min，烧结温度为850℃～925℃，升温速率为1～2℃/min，保温时间为4～8h。