JP6944524B2 - 積層された列状集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 235000012431 wafers Nutrition 0.000 description 18
- 238000010586 diagram Methods 0.000 description 7
- 239000004744 fabric Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 241000724291 Tobacco streak virus Species 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101150033539 CLB2 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Description
本開示の例は、一般に半導体デバイスに関し、特に積層された列状集積回路(IC)に関する。
ユーザ設定可能な入力に従ってデジタル論理演算を実行するためにプログラマブル集積回路(IC)が使用される。1つの例示的なプログラマブルICは、フィールド・プログラマブル・ゲート・アレイ(FPGA)である。1つのタイプのFPGAは、プログラマブルタイルの列を含む。プログラマブルタイルは、さまざまなタイプの論理ブロックを備え、これらの論理ブロックは、たとえば入力/出力ブロック(IOB)、コンフィギュラブル論理ブロック(CLB)、専用ランダムアクセスメモリブロック(BRAM)、乗算器、デジタル信号処理ブロック(DSP)、プロセッサ、クロックマネージャ、遅延ロックループ(DLL)、バスまたはネットワークインターフェイス(周辺コンポーネント・インターコネクト・エクスプレス(PCIe)およびイーサネット(登録商標)など)などを含み得る。各プログラマブルタイルは、典型的には、プログラマブル相互接続およびプログラマブル論理を両方とも含む。プログラマブル相互接続は、典型的には、プログラマブル相互接続点(PIP)によって相互接続されたさまざまな長さの多数の相互接続線を含む。プログラマブル論理は、たとえばファンクションジェネレータ、レジスタ、算術論理などを含み得るプログラマブル要素を使用して、ユーザ設計の論理を実現する。BRAM、DSPなどの特殊リソースの列のうちのいくつかは、たとえば下部リソースから上部リソースまで一方向に沿ったカスケード接続を含み得る。カスケード接続がリソース列内に埋設されているので、それらの性能は、設計によって保証され、CLBおよびプログラマブル相互接続を使用して構築されたパイプラインよりも効率的である。
積層された列状集積回路(IC)を提供するための技術について説明する。一例では、半導体デバイスは、カスケード結合されたリソースブロックの第1の列を含む第1の集積回路(IC)ダイと、カスケード結合されたリソースブロックの第2の列を含む第2のICダイとを含み、上記第2のICダイのアクティブ側は、上記第1のICダイのアクティブ側に固定され、上記半導体デバイスはさらに、上記第1のICの上記アクティブ側と上記第2のICの上記アクティブ側との間の複数の電気接続を含み、上記複数の電気接続は、上記カスケード結合されたリソースブロックの第1の列と上記カスケード結合されたリソースブロックの第2の列との間に少なくとも1つの電気接続を含む。
上記の特徴を詳細に理解できるように、上で簡単に要約したさらに詳細な説明を、例示的な実現例を参照することによって行ってもよく、例示的な実現例のうちのいくつかは、添付の図面に示されている。しかし、添付の図面は、典型的な例示的な実現例を示しているに過ぎないため、その範囲を限定するものと考えられるべきではない、ということに留意されたい。
図面を参照して、さまざまな特徴について以下で説明する。図面は、一定の縮尺で描かれている場合もあればそうでない場合もあり、同様の構造または機能の要素は、図面全体を通して同様の参照番号によって表わされる、ということに留意されたい。図面は、特徴の説明を容易にすることを意図しているに過ぎない、ということに留意されたい。図面は、クレームされている発明の網羅的な説明として意図されるものではなく、クレームされている発明の範囲に対する限定として意図されるものでもない。また、図示例は、示されている全ての局面または利点を有していなくてもよい。特定の例に関連して記載される局面または利点は、必ずしも当該例に限定されるものではなく、たとえそのように図示されていなくても、またはたとえそのように明白に記載されていなくても、その他の例で実施することができる。
Claims (14)
- 半導体デバイスであって、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第1の列を含む第1の集積回路(IC)ダイを備え、前記カスケード結合されたリソースブロックの第1の列は、前記第1のICダイの第1の軸に平行であり、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第2の列を含む第2のICダイをさらに備え、前記カスケード結合されたリソースブロックの第2の列は、前記第2のICダイの第1の軸に平行であり、第2の集積回路が形成された前記第2のICダイのアクティブ側は、第1の集積回路が形成された前記第1のICダイのアクティブ側に、前記第1のICダイの前記アクティブ側が前記第2のICダイの前記アクティブ側に対面するように固定され、前記半導体デバイスはさらに、
前記第1のICダイの前記アクティブ側と前記第2のICダイの前記アクティブ側との間の複数の電気接続を備え、前記複数の電気接続は、前記カスケード結合されたリソースブロックの第1の列における前記リソースブロックのパイプラインと前記カスケード結合されたリソースブロックの第2の列における前記リソースブロックのパイプラインとの間に少なくとも1つの電気接続を含む、半導体デバイス。 - 前記第1のICダイおよび前記第2のICダイは、共通のフロアプランを含み、前記第2のICダイは、前記第1のICダイに対して反転される、請求項1に記載の半導体デバイス。
- 前記カスケード結合されたリソースブロックの第1の列は、前記第1のICダイの中心線について対称であり、前記カスケード結合されたリソースブロックの第2の列は、前記第2のICダイの中心線について対称である、請求項1または2に記載の半導体デバイス。
- 前記少なくとも1つの電気接続は、前記カスケード結合されたリソースブロックの第1の列における少なくとも1つのリソースブロックと前記カスケード結合されたリソースブロックの第2の列におけるそれぞれの少なくとも1つのリソースブロックとの間に電気接続を含む、請求項1から3のいずれか1項に記載の半導体デバイス。
- 前記カスケード結合されたリソースブロックの第1の列および前記カスケード結合されたリソースブロックの第2の列の各々は、一方向カスケードを含む、請求項1から4のいずれか1項に記載の半導体デバイス。
- 前記カスケード結合されたリソースブロックの第1の列および前記カスケード結合されたリソースブロックの第2の列の各々は、二方向カスケードを含む、請求項1から4のいずれか1項に記載の半導体デバイス。
- 半導体デバイスを作製する方法であって、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第1の列を含む第1の集積回路(IC)ダイを形成するステップを備え、前記カスケード結合されたリソースブロックの第1の列は、前記第1のICダイのY軸に平行であり、
リソースブロックのパイプラインを形成するように構成されカスケード結合されたリソースブロックの第2の列を含む第2のICダイを形成するステップをさらに備え、前記カスケード結合されたリソースブロックの第2の列は、前記第2のICダイのY軸に平行であり、
第2の集積回路が形成された前記第2のICダイのアクティブ側を固定するステップをさらに備え、前記固定するステップにおいて、前記第1のICダイの前記アクティブ側が前記第2のICダイの前記アクティブ側に対面するように、前記第1のICダイの前記アクティブ側と前記第2のICダイの前記アクティブ側との間に複数の電気接続を形成し、前記複数の電気接続は、前記カスケード結合されたリソースブロックの第1の列における前記リソースブロックのパイプラインと前記カスケード結合されたリソースブロックの第2の列における前記リソースブロックのパイプラインとの間に少なくとも1つの電気接続を含む、方法。 - 前記カスケード結合されたリソースブロックの第1の列は、前記第1のICダイの前記Y軸に対して垂直な前記第1のICダイのX軸について対称であり、前記カスケード結合されたリソースブロックの第2の列は、前記第2のICダイの前記Y軸に対して垂直な前記第2のICダイのX軸について対称である、請求項7に記載の方法。
- 前記固定するステップは、前記第1のICダイに対して前記第2のICダイを反転させるステップを含む、請求項7または8に記載の方法。
- 前記少なくとも1つの電気接続は、前記カスケード結合されたリソースブロックの第1の列における少なくとも1つのリソースブロックと前記カスケード結合されたリソースブロックの第2の列におけるそれぞれの少なくとも1つのリソースブロックとの間に電気接続を含む、請求項7から9のいずれか1項に記載の方法。
- 前記カスケード結合されたリソースブロックの第1の列および前記カスケード結合されたリソースブロックの第2の列の各々は、一方向カスケードを含む、請求項7から10のいずれか1項に記載の方法。
- 前記カスケード結合されたリソースブロックの第1の列および前記カスケード結合されたリソースブロックの第2の列の各々は、二方向カスケードを含む、請求項7から10のいずれか1項に記載の方法。
- 前記第1のICダイは、第1のウェハ上に形成され、前記第2のICダイは、第2のウェハ上に形成され、前記固定するステップは、前記第1のウェハを前記第2のウェハに固定するステップを備える、請求項7から12のいずれか1項に記載の方法。
- 前記半導体デバイスは、フィールド・プログラマブル・ゲート・アレイ(FPGA)である、請求項1から6のいずれか1項に記載の半導体デバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/272,242 | 2016-09-21 | ||
US15/272,242 US10141938B2 (en) | 2016-09-21 | 2016-09-21 | Stacked columnar integrated circuits |
PCT/US2017/049028 WO2018057251A1 (en) | 2016-09-21 | 2017-08-29 | Stacked columnar integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019533912A JP2019533912A (ja) | 2019-11-21 |
JP6944524B2 true JP6944524B2 (ja) | 2021-10-06 |
Family
ID=59856612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019536815A Active JP6944524B2 (ja) | 2016-09-21 | 2017-08-29 | 積層された列状集積回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10141938B2 (ja) |
EP (1) | EP3516771B1 (ja) |
JP (1) | JP6944524B2 (ja) |
KR (1) | KR102385763B1 (ja) |
CN (1) | CN109792245B (ja) |
WO (1) | WO2018057251A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10489877B2 (en) * | 2017-04-24 | 2019-11-26 | Intel Corporation | Compute optimization mechanism |
US10726514B2 (en) * | 2017-04-28 | 2020-07-28 | Intel Corporation | Compute optimizations for low precision machine learning operations |
US10908598B1 (en) * | 2019-05-30 | 2021-02-02 | Xilinx, Inc. | Integrated circuits designed for multiple sets of criteria |
CN111725187B (zh) * | 2020-07-01 | 2022-05-31 | 无锡中微亿芯有限公司 | 基于通用结构硅连接层构成的多裸片fpga |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5880598A (en) * | 1997-01-10 | 1999-03-09 | Xilinx, Inc. | Tile-based modular routing resources for high density programmable logic device |
JP3754221B2 (ja) * | 1999-03-05 | 2006-03-08 | ローム株式会社 | マルチチップ型半導体装置 |
JP2001085605A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004047987A (ja) * | 2003-06-12 | 2004-02-12 | Rohm Co Ltd | 積層基板体および半導体装置 |
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JP4398989B2 (ja) * | 2007-03-26 | 2010-01-13 | 株式会社東芝 | 三次元集積回路設計方法及び三次元集積回路設計装置 |
FR2937433B1 (fr) * | 2008-10-16 | 2010-11-26 | St Microelectronics Sa | Circuit d'entree/sortie avec bloc de compensation. |
US8846449B2 (en) * | 2011-05-17 | 2014-09-30 | Panasonic Corporation | Three-dimensional integrated circuit, processor, semiconductor chip, and manufacturing method of three-dimensional integrated circuit |
US8779553B2 (en) * | 2011-06-16 | 2014-07-15 | Xilinx, Inc. | Stress-aware design for integrated circuits comprising a stress inducing structure and keep out zone |
US8624626B2 (en) * | 2011-11-14 | 2014-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D IC structure and method |
US8611175B2 (en) | 2011-12-07 | 2013-12-17 | Xilinx, Inc. | Contention-free memory arrangement |
KR101885857B1 (ko) * | 2012-01-04 | 2018-08-06 | 삼성전자주식회사 | 온도 관리 회로, 이를 포함하는 시스템 온 칩 및 온도 관리 방법 |
WO2013119309A1 (en) | 2012-02-08 | 2013-08-15 | Xilinx, Inc. | Stacked die assembly with multiple interposers |
US8704384B2 (en) * | 2012-02-17 | 2014-04-22 | Xilinx, Inc. | Stacked die assembly |
JP6010308B2 (ja) * | 2012-02-27 | 2016-10-19 | ローム株式会社 | 半導体集積回路および電子機器 |
US8546955B1 (en) | 2012-08-16 | 2013-10-01 | Xilinx, Inc. | Multi-die stack package |
KR102044827B1 (ko) * | 2012-10-17 | 2019-11-15 | 삼성전자주식회사 | 데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치 |
KR101993258B1 (ko) * | 2012-11-22 | 2019-09-27 | 삼성전자주식회사 | 레지스터 슬라이싱 회로 및 이를 포함하는 시스템 온 칩 |
KR102105362B1 (ko) * | 2013-09-17 | 2020-04-28 | 삼성전자주식회사 | 집적 회로 및 이를 포함하는 이미지 센서 |
KR102190962B1 (ko) * | 2013-12-30 | 2020-12-14 | 삼성전자주식회사 | 코맨드 처리 회로 및 이를 포함하는 메모리 장치 |
US9673135B2 (en) * | 2014-01-13 | 2017-06-06 | Altera Corporation | Semiconductor device having mirror-symmetric terminals and methods of forming the same |
KR102192627B1 (ko) * | 2014-04-23 | 2020-12-17 | 삼성전자주식회사 | 재구성형 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서 |
US10361023B2 (en) * | 2014-08-07 | 2019-07-23 | Nvidia Corporation | Magnetic power coupling to an integrated circuit module |
US9571076B2 (en) * | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
US9385722B2 (en) * | 2014-11-25 | 2016-07-05 | Intel Corporation | Voltage level shifter circuit |
KR102374841B1 (ko) * | 2015-05-28 | 2022-03-16 | 삼성전자주식회사 | 가변 전압 발생 회로 및 이를 포함하는 메모리 장치 |
JP2017200111A (ja) * | 2016-04-28 | 2017-11-02 | 富士通株式会社 | 多重装置 |
-
2016
- 2016-09-21 US US15/272,242 patent/US10141938B2/en active Active
-
2017
- 2017-08-29 JP JP2019536815A patent/JP6944524B2/ja active Active
- 2017-08-29 CN CN201780058069.1A patent/CN109792245B/zh active Active
- 2017-08-29 EP EP17765315.1A patent/EP3516771B1/en active Active
- 2017-08-29 WO PCT/US2017/049028 patent/WO2018057251A1/en active Search and Examination
- 2017-08-29 KR KR1020197011441A patent/KR102385763B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US20180083635A1 (en) | 2018-03-22 |
WO2018057251A1 (en) | 2018-03-29 |
JP2019533912A (ja) | 2019-11-21 |
CN109792245B (zh) | 2023-04-25 |
US10141938B2 (en) | 2018-11-27 |
EP3516771A1 (en) | 2019-07-31 |
CN109792245A (zh) | 2019-05-21 |
KR20190055826A (ko) | 2019-05-23 |
KR102385763B1 (ko) | 2022-04-12 |
EP3516771B1 (en) | 2024-01-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A529 | Written submission of copy of amendment under article 34 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A529 Effective date: 20190509 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210208 |
|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6944524 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |