JP5728651B2 - 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法 - Google Patents

三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法 Download PDF

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Description

本発明は、複数の半導体チップを積層して構成される三次元集積回路の電源電圧安定化技術に関する。
複数の半導体チップを積層し、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）およびマイクロバンプなどでチップ間を接続したものを「三次元集積回路」と呼ぶ。
三次元集積回路は、複数の半導体チップを縦積みにするため、複数の半導体チップを平置きにする集積回路と比較すると、回路の総配線長を短くすることができる。回路の総配線長が短いほど動作周波数に比例する消費電力を削減することができるので、三次元集積回路は、動作周波数の高いプロセッサなどにおいて特に有用な技術である。
ところで、三次元集積回路では、一方の半導体チップの負荷が変動した際に他方の半導体チップにおいて電源電圧がドロップする可能性がある。特に、消費電流が大きい高性能のプロセッサなどでは電源電圧のドロップが生じやすい。
そのため、三次元集積回路が積層される基板上にコンデンサを設置し、コンデンサに蓄積される電荷容量で電圧降下を補うことにより負荷にかかる電圧を安定化させている。このようなコンデンサを「デカップリングコンデンサ」という。
ところが、基板上にコンデンサを設置すると、コンデンサから負荷までの配線が長くなり、配線によるインダクタの値が大きくなる。そうすると、コンデンサに流れ込む電荷量が減るため、デカップリングコンデンサとしてはあまり効果的ではない。
特許文献１には、負荷の近傍にデカップリングコンデンサを設置する技術が開示されている。特許文献１の半導体装置は、複数のチップを積層する積層型の半導体装置であって、チップ間にフィルム状のキャパシタを挟むことにより、各チップの近傍にデカップリングコンデンサを形成している。
特開２００５−２４４０６８号公報 国際公開第２００５／１２２２５７号
Mark I.Montrose著，"プリント基板のEMC設計" ，３章，オーム社
しかし、特許文献１の半導体装置は、フィルム状のキャパシタが必須であり、且つ、チップ間にフィルム状のキャパシタを挟む工程が増える。このためコストが増加するという問題がある。さらに、特許文献１の半導体装置は、各チップとフィルムとの間で接点が増えるため歩留まりが低下し、更なるコストが増加するという問題がある。
本願は上記の問題点に鑑みなされたものであって、新たな部材や工程を追加することなく、半導体チップの近傍にデカップリングコンデンサを形成した三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明の一態様である三次元集積回路は、第一の半導体チップおよび第二の半導体チップを積層して成る三次元集積回路であって、前記第一の半導体チップおよび前記第二の半導体チップは、負荷と複数の配線層とが積層されて構成され、前記第一の半導体チップおよび前記第二の半導体チップの少なくとも一方は、チップ間の接合面を絶縁するための絶縁層を含み、前記第一の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置と、前記第二の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置とが同一であり、前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記絶縁層を介して、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向することを特徴とする。
これにより、従来の三次元集積回路の製造工程に対して、新たな部品や工程を追加することなく、三次元集積回路の内部にデカップリングコンデンサを形成することができる。また、回路内部に形成されたデカップリングコンデンサにより、負荷に供給される電圧を安定化させることができる。
三次元集積回路１の一部断面を示す模式図 配線層１４の配線パターンを示す図 配線層１４の配線パターンと半導体チップ１０の貼り合わせについて説明するための図 配線層１４の配線パターンと半導体チップ１０の貼り合わせについて説明するための図 変形例である半導体チップ１０ａについて説明するための図 変形例である三次元集積回路２について説明するための図 変形例である三次元集積回路３について説明するための図 変形例である三次元集積回路４について説明するための図 表面層にＨｉｇｈ−ｋ材料膜を用い変形例である三次元集積回路５の一部断面を示す模式図 変形例である三次元集積回路６の一部断面を示す模式図 ストリーム再生装置で用いる三次元集積回路４００の信号用ビアについて説明するための図 三次元集積回路１を基板７０に接続する具体例を示す図
＜１．実施形態＞
ここでは、本発明に係る一つの実施形態として、三次元集積回路１について説明する。
＜１−１．概要＞
先ず、本願発明者が三次元集積回路１を得るに至った経緯について説明する。
デカップリングコンデンサは、負荷の近傍に設置するほうが効率的であることは既に説明した。負荷の近傍にデカップリングコンデンサを形成する技術が特許文献２に開示されている。特許文献２の半導体装置は、装置の小型化を目的としており、第１の導体層が形成された第１の半導体チップと第２の導体層が形成された第２の半導体チップとを接着剤を介して対向させる構成を有する。即ち、この半導体装置は、接着剤を誘電体とし、第１の導体層と第２の導体層とを電極とするデカップリングコンデンサを内部に形成している。
ところで、コンピュータや家電製品においては、２個の半導体チップを用いて性能の異なる複数種類の製品を製造することがある。
例えば、コンピュータの場合、ローエンド製品にはプロセッサチップを１個使用し、ハイエンド製品にはプロセッサチップを２個使用することによりマルチコアプロセッサを実現することができる。また、レコーダの場合、ローエンド製品にはレコーダチップを１個使用し、２番組同時録画を実現し、ハイエンド製品にはレコーダチップを２個使用し、４番組同時録画を実現することができる。このようなハイエンド製品には、高速動作に対応できる三次元積層が特に適している。
本願発明者は、このようなハイエンド製品を製造するには同一構造のチップを２個貼り合わせて製造することで製造コストを削減できることに着目した。そして、本願発明者は、同一構造の半導体チップを２個用いた三次元集積回路についての研究を重ね、配線パターンを工夫することにより、２個の半導体チップを貼り合わせたときに負荷の近傍にデカップリングコンデンサを形成することができる三次元集積回路１に想到した。
＜１−２．積層構造＞
図１は、三次元集積回路１の一部断面を模式的に示す図である。三次元集積回路１は、半導体チップ１０を２個積層して構成される。
半導体チップ１０は、トランジスタ層１１および多層配線層１２から構成される。トランジスタ層１１には、複数個のＭＯＳトランジスタ１０１が配列されている。多層配線層１２は、３層の金属層である配線層および保護膜である絶縁層１３から構成されており、他チップとの接合面に最も近い配線層１４には絶縁層１３が直接積層されている。なお、図１に示す多層配線層１２は一例であり、更に多くの配線層（例えば７〜１２層程度）を含む構成でもよい。
多層配線層１２はトランジスタ間を接続するための配線１０２、ＭＯＳトランジスタ１０１に電源電圧を供給するための電源用導電体領域１０３およびグランド用導電体領域１０４、配線同士を電気的に絶縁するための層間絶縁膜１０５を含む。また、多層配線層１２には、配線層間およびチップ間を接続する垂直配線（スルーホール）である電源用ビア１０６およびグランド用ビア１０７が形成されている。
トランジスタ層１１の膜厚は５０μｍ〜１００μｍ程度、多層配線層１２の膜厚は数３００ｎｍ〜１μｍ程度、絶縁層１３の膜厚は１０μｍ程度、電源用ビア１０６およびグランド用ビア１０７の直径は数μｍ程度である。したがって、図１の断面図では各層やビアが誇張して描かれている。
三次元集積回路１では、各配線層および絶縁層に含まれる層間絶縁膜１０５は、ＳｉＯ２膜を用いることとする。なお、絶縁膜以外の配線層では、配線間に容量（カップリング容量）が形成されると配線遅延が生じるため、絶縁膜以外の配線層の層間絶縁膜１０５は、誘電率の低い低誘電体膜（Ｌｏｗ−ｋ材料膜）を用いてもよい。
図１に示すように、三次元集積回路１は、下側の半導体チップ１０の電源用導電体領域１０３およびグランド用導電体領域１０４のそれぞれが、２層の絶縁層１３を介して、上側の半導体チップ１０のグランド用導電体領域１０４および電源用導電体領域１０３と対向している。
このように、三次元集積回路１では、電源用導電体領域１０３とグランド用導電体領域１０４とを電極とし、それらの間に両チップの絶縁層１３が挟まれた貼り合わせ構造によって容量が形成される。形成された容量がＭＯＳトランジスタ１０１に電源電圧を供給するデカップリングコンデンサとして機能する。
なお、後述するように、多層配線層には、チップ間でデータを送受信するための送信用ビアおよび受信用ビアが含まれるが、図１の断面図では送信用ビアおよび受信用ビアは記載されていない。
＜１−３．配線パターン＞
ここでは、図２を用いて、配線パターンについて説明する。配線パターンとは、半導体チップ１０の配線層１４に形成される電源用導電体領域およびグランド用導電体領域の配置および各種のビアの配置である。
図２（ａ）および（ｂ）は、配線層１４の配線パターンを模式的に示す平面図である。なお、図２（ｂ）の記載は、図２（ａ）の記載を、紙面上で１８０度回転させたものである。
配線層１４は、図１に示したように、他チップとの接合面に最も近い配線層、即ち、絶縁層１３が直接積層されている配線層である。
配線層１４には、電源用導電体領域１０３と、グランド用導電体領域１０４と、チップ間で電源を接続するための電源用ビア１０６と、チップ間でグランドを接続するためのグランド用ビア１０７と、チップ間でデータを送受信するための送信用ビア１０８および受信用ビア１０９とが形成されている。また、配線層１４において、電源用導電体領域１０３、グランド用導電体領域１０４、および各ビアが形成されていない部分には層間絶縁膜１０５が形成されている。ここで、各ビアはすべて同一材料で形成された同一構成を有するが、本明細書では、それぞれのビアの用途に応じて、「電源用ビア」、「グランド用ビア」、「送信用ビア」、「受信用ビア」と異なる名称をつけて区別している。なお、配線層１４に形成されている各ビアは、図１に示したように、絶縁層１３を貫通する。
図２（ａ）に示すように、配線層１４には、辺ＡＤおよび辺ＢＣに平行な中心線を対称軸Ｙとして、電源用導電体領域１０３とグランド用導電体領域１０４とが互いに線対称に形成されている。
図２（ａ）に記載の配線層１４の頂点Ａ、Ｂ、Ｃ、Ｄが、図２（ｂ）に記載の配線層１４の頂点 Ｂ、Ａ、Ｄ、Ｃと対向するように、絶縁層１３を介して２個の半導体チップ１０を貼り合わせると、電源用導電体領域１０３とグランド用導電体領域１０４とが絶縁層１３を介して互いに対向する。即ち、回路内部にデカップリングコンデンサが形成される。
また、図２（ａ）に示すように、配線層１４には、辺ＡＤおよび辺ＢＣに平行な中心線を対称軸Ｙとして、複数の電源用ビア１０６が線対称に形成されている。また、配線層１４には、中心線を対称軸Ｙとして、複数のグランド用ビア１０７が線対称に形成されている。
図２（ａ）に記載の配線層１４の頂点Ａ、Ｂ、Ｃ、Ｄが、図２（ｂ）に記載の配線層１４の頂点Ｂ、Ａ、Ｄ、Ｃと対向するように、絶縁層１３を介して２個の半導体チップ１０を貼り合わせると、電源用ビア１０６と電源用ビア１０６とが接続し、グランド用ビア１０７とグランド用ビア１０７とが接続する。即ち、電源ビア１０６とグランド用ビア１０７とが接続することがないので電源がショートするのを防止することができる。
また、図２（ａ）に示すように、配線層１４には、辺ＡＤおよび辺ＢＣに平行な中心線を対称軸Ｙとして、送信用ビア１０８と受信用ビア１０９とが互いに線対称に形成されている。
図２（ａ）に記載の配線層１４の頂点Ａ、Ｂ、Ｃ、Ｄが、図２（ｂ）に記載の配線層１４の頂点Ｂ、Ａ、Ｄ、Ｃと対向するように、図示していない絶縁層１３を介して２個の半導体チップ１０を貼り合わせると、送信用ビア１０８と受信用ビア１０９とが接続する。即ち、上下の半導体チップで相互にデータの送受信を行うことができる。
＜１−４．製造方法＞
ここでは、三次元集積回路１の製造方法について説明する。
半導体チップ１０は、シリコンウエーハに、洗浄工程、成膜工程、リソグラフィ、不純物拡散工程を繰り返すことにより、トランジスタ層１１および多層配線層１２が形成される。その後、ダマシン法により電源用ビア１０６、グランド用ビア１０７、送信用ビア１０８および受信用ビア１０９が形成される。最後にダイシングして半導体チップ１０が製造される。
ダマシン法は、微細な銅（Ｃｕ）配線を形成する技術であり、少なくとも、（１）層間絶縁膜に溝（ビア）を形成する工程、（２）溝にＴａバリア膜を形成する工程、（３）電解メッキの電極となるＣｕシード膜を形成する工程、（５）電解メッキによりＣｕを埋め込む工程、（６）溝以外のＣｕを除去するための研磨工程であるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を含む。
三次元集積回路１は、上記のように製造された２個の半導体チップ１０の絶縁層１３同士を直接に接合するか、または、間にマイクロバンプを挟んで接合することにより製造される。
図３（ａ）および（ｂ）は、同一種類の半導体チップ１０を並べて記載した図である。なお、図３（ａ）および（ｂ）では、配線層１４の配線パターンを簡略化して記載し、且つ、絶縁層１３の記載を省略している。
先に述べたように、配線層１４には、辺ＡＤおよび辺ＢＣに平行な中心線を対称軸Ｙとして、電源用導電体領域１０３とグランド用導電体領域１０４とが互いに線対称に形成されている。また、配線層１４には、中心線を対称軸Ｙとして、複数の電源用ビア１０６が線対称に形成されている。また、配線層１４には、中心線を対称軸Ｙとして、複数のグランド用ビア１０７が線対称に形成されている。また、配線層１４には、中心線を対称軸Ｙとして、送信用ビア１０８と受信用ビア１０９とが互いに線対称に形成されている。
三次元集積回路１は、図３（ｂ）に記載の半導体チップ１０を、対象軸Ｙと平行な中心線Ｘを回転軸として回転させて天地を反転し、その後、図３（ａ）の半導体チップ１０と貼り合わせることで製造される。
図４は、図３と同様に同一種類の半導体チップ１０を並べて記載した図である。なお、図４（ｂ）に記載の半導体チップ１０は、図４（ａ）に記載の半導体チップ１０を紙面上で１８０度回転させたものである。この場合、三次元集積回路１は、図４（ｂ）に記載の半導体チップ１０を、対象軸Ｙと直交する中心線Ｘを回転軸として回転させて天地を反転し、その後、図４（ａ）の半導体チップ１０と貼り合わせることで製造される。
このように、上記の対称性を有する配線パターンを配線層１４に形成することにより、同一種類の２個の半導体チップ１０のうち、一方の半導体チップ１０の天地を反転させて他方の半導体チップ１０と貼り合わせることにより、三次元集積回路１の内部に、電源用導電体領域１０３とグランド用導電体領域１０４と絶縁層１３とから成るデカップリングコンデンサを形成することができる。
製造された三次元集積回路１は、例えば、インターポーザを介して基板上に配置される。三次元集積回路１の電源用導電体領域１０３およびグランド用導電体領域１０４は、それぞれ、基板上の電源回路（レギュレータ）および接地電極と接続される。
＜１−５．効果＞
以上説明したように、三次元集積回路１は、新たな部材や工程を追加することなく回路内部にデカップリングコンデンサを形成することができる。
さらに、三次元集積回路１は、同一種類の半導体チップ１０を２個貼り合わせた構成を有するため、その製造工程で複数種類の半導体チップを製造する必要はなく、一つの種類の半導体チップのみ製造すればよい。そのため、設計に掛かるコストを抑制することができる。
また、一般的に、半導体チップの面積が大きくなるほど製造時にパーティクル（ごみ）が載る確率が高くなるので、歩留まりが低下し、製造コストが増加する。そこで、三次元集積回路１のように、すべての素子を一つの半導体チップに集積するのではなく、２個の半導体チップに分けて集積することにより、歩留まりが高くなり、製造コストを抑制することができる。
また、三次元集積回路１の内部にデカップリングコンデンサが形成されると、高周波成分のノイズ除去においても有効である。なぜなら、回路外部にデカップリングコンデンサを設置する場合、電源用導電体領域１０３やグランド用導電体領域１０４からデカップリングコンデンサまで配線が必要となり、配線によるインダクタ成分が発生する。インダクタ成分は信号周波数が高いほど大きな抵抗となる。そのため、プロセッサなどの高速な回路では、回路外部のデカップリングコンデンサでは、十分にノイズ除去の機能を果たすことができない。
これに対して、三次元集積回路１は、電源用導電体領域１０３およびグランド用導電体領域１０４自体がデカップリングコンデンサを形成するので配線が不要となる。そのため、高速な回路においても、デカップリングコンデンサによるノイズ除去の効果が十分に発揮され得る。
＜２．その他の変形例＞
以上、本発明に係る三次元集積回路の実施形態を説明したが、例示した三次元集積回路１を以下のように変形することも可能であり、本発明が上述の実施形態で示した三次元集積回路１に限られないのは勿論である。
（１）上記実施形態では、図２〜図４に示したように、配線層１４の辺に平行な中心線を対象軸Ｙとして、配線パターンを形成した。しかし、配線層１４の配線パターンは、２個の半導体チップ１０を貼り合わせたときに、少なくとも、一方の半導体チップ１０の電源用導電体領域１０３およびグランド用導電体領域１０４が、他方の半導体チップ１０のグランド用導電体領域１０４および電源用導電体領域１０３と対向するように形成されていれば足りる。
例えば、図５に示すように、配線層１４の形状が正方形である半導体チップ１０ａの場合には、正方形の対角線ｂｄを対象軸Ｙとしてもよい。
図５（ａ）および（ｂ）は、同一種類の半導体チップ１０ａを並べて記載した図である。なお、図５（ａ）および（ｂ）では、絶縁層１３の記載を省略している。
配線層１４には、対角線ｂｄを対称軸Ｙとして、電源用導電体領域１０３とグランド用導電体領域１０４とが互いに線対称に形成されている。また、配線層１４には、対角線ｂｄを対称軸Ｙとして、複数の電源用ビア１０６が線対称に形成されている。また、配線層１４には、対角線ｂｄを対称軸Ｙとして、複数のグランド用ビア１０７が線対称に形成されている。また、配線層１４には、対角線ｂｄを対称軸Ｙとして、送信用ビア１０８と受信用ビア１０９とが互いに線対称に形成されている。
三次元集積回路１は、図５（ｂ）に記載の半導体チップ１０ａを、対象軸Ｙと平行な中心線Ｘを回転軸として回転させて天地を反転し、その後、図５（ａ）の半導体チップ１０ａと貼り合わせることで製造する。これにより、電源用導電体領域１０３とグランド用導電体領域１０４とが絶縁層１３を介して互いに対向するので、三元集積回路１の回路内部にデカップリングコンデンサを形成することができる。
（２）上記実施形態では、三次元集積回路１は、２個の半導体チップ１０をオフセット無しで貼り合わせる構成を有していた。即ち、三次元集積回路１は、一方の半導体チップ１０の絶縁層１３の全面と他方の半導体チップ１０の絶縁層１３の全面とを貼り合わせて構成された。
しかし、本発明に係る三次元集積回路は、絶縁層１３の全面を貼り合わせることは必須ではない。回路内部にデカップリングコンデンサが形成される構成であれば、絶縁層１３の全面積の２５％や５０％のみを貼り合わせる構成でもよい。ここでは、図６および図７を用いて別の実施形態である三次元集積回路について説明する。
図６（ａ）に示ように、三次元集積回路２は、絶縁層１３の全面積の５０％程度が重なるように、２個の半導体チップ１０ｂがずらして貼り合わされている。三次元集積回路２を矢印方向から見た図が図６（ｂ）である。また、図６（ｃ）は、上下の半導体チップ１０ｂそれぞれの配線層１４ｂを模式的に示す図である。図６（ｃ）に示すように、２個の半導体チップ１０ｂの接合面をＳとすると、各半導体チップ１０ｂの配線層１４ｂには、Ｓの中心線を対象軸Ｙとして、電源用導電体領域１０３とグランド用導電体領域１０４とが互いに線対称に形成されている。これにより、図６（ａ）のように２個の半導体チップ１０ｂを貼り合わせたときに、一方の半導体チップ１０ｂの電源用導電体領域１０３およびグランド用導電体領域１０４が、他方の半導体チップ１０ｂのグランド用導電体領域１０４および電源用導電体領域１０３と対向する。
また、図７（ａ）に示すように、三次元集積回路３は、絶縁層１３の全面積の５０％程度が重なるように、２個の半導体チップ１０ｃの一方を９０度回転させて貼り合わされている。
三次元集積回路３を矢印方向から見た図が図７（ｂ）である。また、図７（ｃ）は、上下の半導体チップ１０ｃそれぞれの配線層１４ｃを模式的に示す図である。図７（ｃ）に示すように、２個の半導体チップ１０ｃの接合面をＳとすると、各半導体チップ１０ｃの配線層１４ｃには、Ｓの対角線を対称軸Ｙとして、電源用導電体領域１０３とグランド用導電体領域１０４とが互いに線対称に形成されている。これにより、図７（ａ）のように２個の半導体チップ１０ｃを貼り合わせたときに、一方の半導体チップ１０ｃの電源用導電体領域１０３およびグランド用導電体領域１０４が、他方の半導体チップ１０ｃのグランド用導電体領域１０４および電源用導電体領域１０３と対向する。
このように、オフセットをもたせて２個の半導体チップを積層することにより、半導体チップに配線を接続し、三次元集積回路を基板にボンディングしやすくなる、また、三次元集積回路で発生する熱に対する放熱効果が期待できる。
（３）上記実施形態では、２個の半導体チップ１０を貼り合わせると、配線層１４に含まれるすべての電源用導電体領域１０３およびすべてのグランド用導電体領域１０４が対向するように配線パターンが形成されていた。しかし、この構成は必須ではない。２個の半導体チップ１０を貼り合わせると、配線層１４に形成されている全導電体領域のうち、少なくとも一部の導電体領域が対向するように配線パターンが形成されていればよい。
例えば、図８に記載の半導体チップ１０ｄの配線層１４ｄには、図示するように電源用導電体領域１０３とグランド用導電体領域１０４とが形成されている。なお、図８（ｂ）の記載は、図８（ａ）の記載を紙面上で９０度回転させたものである。図８（ｃ）に示すように、図８（ｂ）に記載の半導体チップ１０ｄの天地を反転させて、図８（ａ）に記載の半導体チップ１０ｄと貼り合わせて三次元集積回路４も構成してもよい。三次元集積回路４では、配線層１４ｄに形成されている全導電体領域のうち５０％の導電体領域が他方のチップの導電体領域と対向している。
このように、配線層１４ｄに電源用導電体領域１０３およびグランド用導電体領域１０４の両方が形成することにより、２個の半導体チップ１０ｄを貼り合わせたときにある程度の面積の電源用導電体領域１０３およびグランド用導電体領域１０４が対向することが期待できる。
（４）上記実施形態では、２個の半導体チップ１０の接合面である絶縁層１４としてＳｉＯ２膜を用いていた。しかし、本発明の三次元集積回路の構成はこれに限定されない。ここでは、三次元集積回路１の変形例である三次元集積回路５について説明する。
図９は、三次元集積回路５の一部断面を模式的に示す図である。三次元集積回路５は、２個の半導体チップ１０から構成される。図９では、図１に示した三次元集積回路１と同一の部材については同じ符号を付してある。ここでは、三次元集積回路１と異なる部分について説明する。
半導体チップ１０の多層配線層１２は、３層の配線層および絶縁層１３ａから構成される。本変形例では、各配線層に含まれる層間絶縁膜には、上記実施形態と同様にＳｉＯ２膜を用いるが、絶縁層１３ａには誘電率の高い高誘電体膜（Ｈｉｇｈ−ｋ材料膜）を用いる。
このように、三次元集積回路５は、電源用導電体領域１０３とグランド用導電体領域１０４とがＨｉｇｈ−ｋ材料膜１３ａを挟んで対向することにより、回路内部に容量の大きなデカップリングコンデンサを形成することができる。なお、層間絶縁膜１０５にはＬｏｗ−ｋ材料膜を用いてもよい。上述したように、層間絶縁膜１０５にＬｏｗ−ｋ材料膜を用いれば、配線間にカップリング容量が形成されるのを抑制して配線遅延を低減する効果がある。
（５）上記実施形態では、三次元集積回路１は、同一種類の２個の半導体チップ１０から構成されていた。しかし、三次元集積回路を構成する２個の半導体チップは、少なくとも、接合面に最も近い配線層である配線層１４が同一構造あれば足り、その他の配線層および／またはトランジスタ層は必ずしも同一構造でなくてもよい。
例えば、三次元集積回路１は、多層配線層１２の構成が同一であり、トランジスタ層１１の構成が異なる２個の半導体チップで構成してもよい。
また例えば、図１０に示す三次元集積回路６のように、一方の半導体チップ１０は、実施形態と同様の構成を有し、他方の半導体チップ２０は接合面に絶縁層１３が積層されていない構成でもよい。この場合でも、三次元集積回路６は、半導体チップ１０の配線層１４に形成された電源用導電体領域１０３およびグランド用導電体領域１０４は、半導体チップ１０の絶縁層１３を介して、半導体チップ２０の配線層１４に形成されたグランド用導電体領域１０４および電源用導電体領域１０３と対応するので、回路内部にデカップリングコンデンサが形成される。
（６）上記の実施形態では、２個の半導体チップ１０を貼り合わせた際に送信用ビア１０８と受信用ビア１０９とが接続するよう配線層１４の配線パターンを形成した。
しかし、制御回路にてデータの入出力方向を制御することができれば、データ用ビア（送信用ビアおよび受信用ビア）は、用途に応じて送信用ビアにも受信用ビアにもなり得る。この場合には、データ用ビアのレイアウトを考慮する必要が無くなる。このように、用途に応じて送信用ビアにも受信用ビアにもなり得るデータ用ビアを、ここでは、「プログラマブルビア」と記載する。
図１１は、プログラマブルビアと制御回路と内部回路との接続の具体例を示す図である。図１１に記載の三次元集積回路４００は、同一種類の半導体チップ１０を２個貼り合わせて構成される。
半導体チップ１０は、一例として、受信したストリームデータから画像を生成して外部に出力するストリーム再生装置で用いられる半導体チップである。半導体チップ１０は、複数のプログラマブルビア１１１と、制御回路であるトライステートバッファ４０１（スリーステートバッファ）、クロスバスイッチ回路４０２およびトライステートバッファ制御回路４０３と、メイン回路であるストリーム制御回路４０４、画像伸張処理回路４０５および画像出力処理回路４０６とから構成される。
図１１に示すように、各プログラマブルビア１１１に対して、送信用および受信用の２個のトライステートバッファ４０１を接続することにより、上側のチップと下側のチップとの間で双方向通信を行うことができる。
ストリーム制御回路４０４は、ストリームデータのパケット解析を行う回路である。画像伸張処理回路４０５は、ＭＰＥＧ−２やＨ．２６４などの画像圧縮規格にしたがって圧縮符号化されている映像ストリームをデコードするための回路である。画像出力処理回路４０６は、デコードされた画像を図示していないパネル制御回路へ出力するための回路である。
例えば、図１１の上側の半導体チップ１０の画像伸張処理回路でデコードされた画像を、下側の半導体チップ１０を経由して、図示していない外部パネルに表示する場合を考える。この場合、上側の画像伸張処理回路４０５から下側の画像出力処理回路４０６へデータを送信する必要がある。
そこで、上側の半導体チップ１０では、トライステートバッファ制御回路４０３が送信側のトライステートバッファ４０１のみがイネーブルになるように制御し、下側の半導体チップ１０では、トライステートバッファ制御回路４０３が受信側のトライステートバッファ４０１のみがイネーブルなるように制御する。
さらに、上側の半導体チップ１０のクロスバスイッチ回路４０２は、プログラマブルピア１１１と画像伸張処理回路４０５とが接続するようにネットワークスイッチを切り替え、下側の半導体チップ１０のクロスバスイッチ回路４０２は、プログラマブルピア１１１と画像出力処理回路４０６とが接続するようにネットワークスイッチを切り替える。
このように制御することにより、上側の半導体チップ１０のプログラマブルビア１１１は、送信用ビアとして機能し、下側の半導体チップ１０のプログラマブルビア１１１は、受信用ビアとして機能する。
下側の半導体チップ１０から上側の半導体チップ１０へデータを送信する場合にはこの反対の制御を行うことにより、上側の半導体チップ１０のプログラマブルビア１１１は、受信用ビアとして機能し、下側の半導体チップ１０のプログラマブルビア１１１は、送信用ビアとして機能する。
このように、データ用ビアをプログラマブルビアで構成することにより、チップ間で柔軟に信号を受け渡すことができる。
（７）三次元集積回路１〜６および４００を基板に接続する方法については特に限定されない。
例えば、図１２（ａ）に示すように、基板７０にインターポーザ８０を積層し、インターポーザ８０を介して三次元集積回路１を基板７０に接続してもよい。インターポーザ８０には電源用、グランド用、データ用のビアを形成し、三次元集積回路１の各チップは、電源用ビア、グランド用ビア、データ用ビアを介して基板７０のレギュレータ、接地電極、データ端子と接続される。
また、（ｂ）に示すように、上側の半導体チップにインターポーザ８０を載せて、基板７０とインターポーザ８０とをワイヤーボンディングで接続してもよい。三次元集積回路１の各チップは、電源用ビア、グランド用ビア、データ用ビアを介して基板７０のレギュレータ、接地電極、データ端子と接続される。
また、（ｃ）に示すように、サイズの異なる２個の半導体チップを積層し、２段階のワイヤーボンディングによりそれぞれのチップを基板７０と接続してもよい。
（８）上記実施形態では、他チップとの接合面に最も近い配線層１４に形成された電源用導電体領域１０３およびグランド用導電体領域１０４でデカップリングコンデンサを形成した。しかし、本発明はこれに限定されない。他チップとの接合面に最も近い配線層１４ではなく、さらに下層の配線層に配置された電源用導電体領域とグランド用導電体領域とが配線層１４と絶縁層１３とを挟んで対向することによりデカップリングコンデンサを形成するとしてもよい。
（９）上記実施形態では、三次元集積回路１は２個の半導体チップ１０を積層して構成されていた。しかし、本発明に係る三次元集積回路および三次元集積回路の製造方法は、２個の半導体チップを積層する場合に限定されず、２個以上の半導体チップを積層する場合も含まれる。
（１０）上記実施形態で説明した三次元集積回路１は、具体的には、プロセッサでもよい。三次元集積回路１は、チップの総面積は大きいが配線長が短いため、高性能プロセッサに有用である。また、三次元集積回路１は、同一の半導体チップ１０を複数個用いるので、マルチコアプロセッサとしても有用である。
（１１）上記の実施形態および上記の変形例を適宜組み合わせてもよいし、部分的に組み合わせてもよい。
＜補足＞
以下、更に本発明の一態様しての三次元集積回路の構成およびその変形例と効果について説明する。
第一の半導体チップおよび第二の半導体チップを積層して成る三次元集積回路であって、前記第一の半導体チップおよび前記第二の半導体チップは、負荷と複数の配線層とが積層されて構成され、前記第一の半導体チップおよび前記第二の半導体チップの少なくとも一方は、チップ間の接合面を絶縁するための絶縁層を含み、前記第一の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置と、前記第二の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置とが同一であり、前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記絶縁層を介して、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向することを特徴とする。
この構成によると、新たな部品を追加する必要なく、第一の半導体チップおよび第二の半導体チップの接合面でデカップリングコンデンサを形成することができる。
また、第一および第二の半導体チップの接合面に最も近い配線層には、いずれも電源用導電体領域およびグランド用導電体領域の両者が形成されていることから、第一および第二の半導体チップの絶縁層同士を貼り合わせることで、電源用導電体領域とグランド用導電体領域とが対向する確率が高くなる。
また、第一および第二の半導体チップを製造する工程において、前記配線層については同一工程により製造することが可能である。
前記三次元集積回路において、前記第一の半導体チップと前記第二の半導体チップとは、同一種類の半導体チップであり、共に、前記絶縁層を含むことを特徴とする。
この構成によると、三次元集積回路を製造する際に１つの種類の半導体チップのみ製造すればよいので、設計に掛かるコストを抑制することができる。
前記三次元集積回路において、前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記接合面の中心線を対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されていることを特徴とする。
この構成によると、第一の半導体チップと第二の半導体チップとをオフセットをもたせて積層した場合でも、２個の半導体チップの接合面でデカップリングコンデンサを形成することができる。
前記三次元集積回路は、前記第一の半導体チップの前記絶縁層の全面と前記第二の半導体チップの前記絶縁層の全面とが接合されて構成された略直方体形状であり、前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記配線層の中心線を前記対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されていることを特徴とする。
この構成によると、第一の半導体チップと第二の半導体チップとをオフセットなしで貼り合わせることにより、すべての電源用導電体領域がすべてのグランド用導電体領域と対向するため、回路内部により大きなデカップリングコンデンサを形成することができる。
前記三次元集積回路において、前記第一の半導体チップおよび前記第二の半導体チップは、前記絶縁層を貫通して相互に電源用導電体領域およびグランド用導電体領域を導通するための複数の電源用ビアおよび複数のグランド用ビアを含み、前記複数の電源用ビアは、前記中心線を対称軸として線対称に配置されており、前記複数のグランド用ビアは、前記中心線を対称軸として線対称に配置されていることを特徴とする。
この構成によると、上下の半導体チップ間で電源用ビア同士を接続し、且つ、グランド用ビア同士を接続することができるので、電源とグランドが接続することによりショートする可能性が低減する。
前記三次元集積回路において、前記第一の半導体チップおよび前記第二の半導体チップは、前記絶縁層を貫通して相互にデータを送受信するための送信用ビアおよび受信用ビアを含み、前記送信用ビアおよび前記受信用ビアは、前記中心線を対称軸として互いに線対称に配置されていることを特徴とする。
この構成によると、上下の半導体チップ間で送信用ビアと受信用ビアとが接続するので、上下の半導体チップ間でデータの送受信を行うことができる。
前記三次元集積回路において、前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記接合面の対角線を対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されていることを特徴とする。
この構成によると、一方の半導体チップを他方の半導体チップの水平方向に対して９０度回転させることにより２個の半導体チップにオフセットをもたせて２個の半導体チップを積層した場合でも、２個の半導体チップの接合面でデカップリングコンデンサを形成することができる。
前記三次元集積回路において、前記第一の半導体チップに含まれる前記負荷と前記第二の半導体チップに含まれる前記負荷とは、所定機能を実現するために複数のトランジスタを含む同一構造のトランジスタ層であることを特徴とする。
この構成によると、半導体チップを１個搭載した機器と、前記三次元集積回路を搭載した機器とを製造することにより、同一機能を有するローエンド製品とハイエンド製品とを製造することが可能となる。
前記三次元集積回路において、前記第一の半導体チップおよび前記第二の半導体チップの前記絶縁層は、高誘電体膜（Ｈｉｇｈ−ｋ材料膜）であることを特徴とする。
この構成によると、誘電率の高い誘電体膜を用いることで、より容量の大きいデカップリングコンデンサを形成することができる。
第一の半導体チップおよび第二の半導体チップを積層して成る三次元集積回路を備えるプロセッサであって、前記三次元集積回路は、前記第一の半導体チップおよび前記第二の半導体チップは、負荷と複数の配線層とが積層されて構成され、前記第一の半導体チップおよび前記第二の半導体チップの少なくとも一方は、チップ間の接合面を絶縁するための絶縁層を含み、前記第一の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置と、前記第二の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置とが同一であり、前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記絶縁層を介して、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向することを特徴とする。
この構成によると、第一の半導体チップおよび第二の半導体チップの接合面でデカップリングコンデンサを形成することができるので、高速で動作するプロセッサに電源電圧を安定して供給することができる。
三次元集積回路を構成する半導体チップであって、負荷と複数の配線層と絶縁層とが積層されて構成され、前記絶縁層に最も近い配線層には、前記配線層の中心線を対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されていることを特徴とする。
この構成によると、前記半導体チップの絶縁層同士を貼り合わせて三次元集積回路を製造することにより、電源用導電体領域と絶縁層とグランド用導電体領域とから成るデカップリングコンデンサを回路内部に形成することができる。
三次元集積回路の製造方法であって、負荷と複数の配線層とを積層し、全配線層のうち他チップとの接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置が同一である第一の半導体チップおよび第二の半導体チップを製造する第一ステップと、前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向するように、前記第一の半導体チップと前記第二の半導体チップとを貼り合わせる第二ステップとを含み、前記第一ステップでは、さらに、前記第一の半導体チップまたは前記第二の半導体チップの少なくとも一方に、前記接合面を絶縁するための絶縁層を積層することを特徴とする。
この方法によると、通常の三次元集積回路の製造工程に対して、新たな工程を追加することなく、第一の半導体チップと第二の半導体チップとの絶縁層同士を貼り合わせるだけで。電源用導電体領域と、表面層と、グランド用導電体領域とから成るデカップリングコンデンサを回路内部に形成することができる。
前記第一ステップでは、共に前記絶縁層を含む同一種類の前記第一の半導体チップと第二の半導体チップとを製造することを特徴とする。
この方法によると、第一ステップでは１つの種類の半導体チップのみ製造すればよいので、設計のコストを抑制することができる。
本発明は、プロセッサなど高速動作する半導体装置の製造および販売をする産業において、半導体装置の電源電圧安定化技術として利用することが可能である。
１、２、３、４、５、６、４００ 三次元集積回路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、２０ 半導体チップ
１１ トランジスタ層
１２ 多層配線層
１３ 絶縁層
１４、１４ｂ、１４ｃ、１４ｄ 配線層
７０ 基板
８０ インターポーザ
１０１ トランジスタ
１０２ 配線
１０３ 電源用導電体領域
１０４ グランド用導電体領域
１０５ 層間絶縁膜
１０６ グランド用ビア
１０７ 電源用ビア
１０８ 送信用ビア
１０９ 受信用ビア
１１１ プログラマブルビア（データ用ビア）
４０１ トライステートバッファ（スリーステートバッファ）
４０２ クロスバスイッチ回路
４０３ トライステートバッファ制御回路
４０４ ストリーム制御回路
４０５ 画像伸張処理回路
４０６ 画像出力処理回路

Claims (12)

  1. 第一の半導体チップおよび第二の半導体チップを積層して成る三次元集積回路であって、
    前記第一の半導体チップおよび前記第二の半導体チップは、
    負荷と複数の配線層とが積層されて構成され、
    前記第一の半導体チップおよび前記第二の半導体チップの少なくとも一方は、チップ間の接合面を絶縁するための絶縁層を含み、
    前記第一の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置と、前記第二の半導体チップの全配線層のうち前記接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置とが同一であり、
    前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記絶縁層を介して、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向する
    ことを特徴とする三次元集積回路。
  2. 前記第一の半導体チップと前記第二の半導体チップとは、同一種類の半導体チップであり、共に、前記絶縁層を含む
    ことを特徴とする請求項１に記載の三次元集積回路。
  3. 前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記接合面の中心線を対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されている
    ことを特徴とする請求項２に記載の三次元集積回路。
  4. 前記三次元集積回路は、
    前記第一の半導体チップの前記絶縁層の全面と前記第二の半導体チップの前記絶縁層の全面とが接合されて構成された略直方体形状であり、
    前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記配線層の中心線を前記対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されている
    ことを特徴とする請求項３に記載の三次元集積回路。
  5. 前記第一の半導体チップおよび前記第二の半導体チップは、前記絶縁層を貫通して相互に電源用導電体領域およびグランド用導電体領域を導通するための複数の電源用ビアおよび複数のグランド用ビアを含み、
    前記複数の電源用ビアは、前記中心線を対称軸として線対称に配置されており、
    前記複数のグランド用ビアは、前記中心線を対称軸として線対称に配置されている
    ことを特徴とする請求項４に記載の三次元集積回路。
  6. 前記第一の半導体チップおよび前記第二の半導体チップは、前記絶縁層を貫通して相互にデータを送受信するための送信用ビアおよび受信用ビアを含み、
    前記送信用ビアおよび前記受信用ビアは、前記中心線を対称軸として互いに線対称に配置されている
    ことを特徴とする請求項４に記載の三次元集積回路。
  7. 前記第一の半導体チップおよび前記第二の半導体チップの前記接合面に最も近い配線層には、前記接合面の対角線を対称軸として、電源用導電体領域とグランド用導電体領域とが互いに線対称に配置されている
    ことを特徴とする請求項２に記載の三次元集積回路。
  8. 前記第一の半導体チップに含まれる前記負荷と前記第二の半導体チップに含まれる前記負荷とは、所定機能を実現するために複数のトランジスタを含む同一構造のトランジスタ層である
    ことを特徴とする請求項１に記載の三次元集積回路。
  9. 前記第一の半導体チップおよび前記第二の半導体チップの前記絶縁層は、高誘電体膜（Ｈｉｇｈ−ｋ材料膜）である
    ことを特徴とする請求項１に記載の三次元集積回路。
  10. 請求項１に記載の三次元集積回路で構成されたプロセッサ。
  11. 三次元集積回路の製造方法であって、
    負荷と複数の配線層とを積層し、全配線層のうち他チップとの接合面に最も近い配線層における電源用導電体領域およびグランド用導電体領域の配置が同一である第一の半導体チップおよび第二の半導体チップを製造する第一ステップと、
    前記第一の半導体チップの前記接合面に最も近い配線層の電源用導電体領域の少なくとも一部が、前記第二の半導体チップの前記接合面に最も近い配線層のグランド用導電体領域の少なくとも一部と対向するように、前記第一の半導体チップと前記第二の半導体チップとを貼り合わせる第二ステップとを含み、
    前記第一ステップでは、さらに、前記第一の半導体チップまたは前記第二の半導体チップの少なくとも一方に、前記接合面を絶縁するための絶縁層を積層する
    ことを特徴とする三次元集積回路の製造方法。
  12. 前記第一ステップでは、
    共に前記絶縁層を含む同一種類の前記第一の半導体チップと第二の半導体チップとを製造する
    ことを特徴とする請求項１１に記載の三次元集積回路の製造方法。
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