CN109742148A - 碳化硅umosfet器件及其制备方法 - Google Patents
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Abstract
一种碳化硅UMOSFET器件及其制备方法。所述器件自下而上包括漏电极层、N+碳化硅衬底和N‑外延层；N‑外延层具有第一P‑阱区、第一N+注入区、第二P‑阱区、第二N+注入区、第一凹槽、第二凹槽和第三凹槽；第一栅结构和第二栅结构之间留有第三凹槽的第一底面；第三凹槽底部下方具有多个P+注入区，相邻P+注入区之间具有间隔；第一金属、第二金属和第三金属，第三金属覆盖第一金属和第二金属，同时第三金属填充剩余的第一凹槽、剩余的第二凹槽和剩余的第三凹槽，所述第一金属与间隔的上表面形成肖特基接触。所述器件提升了续流能力，可靠性提高，漏电流减小，开关能力提升。
Description
技术领域
本发明属于微电子技术领域，涉及半导体器件，特别是槽栅内集成了肖特基二极管的碳化硅UMOSFET器件及其制备方法。
背景技术
近年来，随着电力电子***的不断发展，对***中的功率器件提出了更高的要求。硅(Si)基电力电子器件由于材料本身的限制已无法满足***应用的要求。
碳化硅(SiC)材料作为第三代半导体材料的代表，在诸多特性上均远好于硅材料。
而碳化硅UMOSFET器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗、散热性能等方面均有着替代现有IGBT的巨大潜力。
但是，由于碳化硅材料的禁带宽度较大，碳化硅UMOSFET器件内部本身的续流能力较弱。同时，在阻断模式下，由于槽栅拐角处柵氧的强电场会引发一系列可靠性问题。
更多有关现有碳化硅UMOSFET器件可以参考公开号为CN104900701A、CN106876485A和CN108807504A的中国专利申请。
发明内容
本发明提供一种在槽栅内集成肖特基二极管的碳化硅UMOSFET器件，通过相应的结构，提高碳化硅UMOSFET器件的续流能力，同时，防止槽栅拐角处强电场引发的可靠性问题。
本发明提供一种碳化硅UMOSFET器件的制备方法，包括：在N+碳化硅衬底上形成N-型外延层；在N-外延层形成P-阱区和N+注入区；刻蚀所述N-外延层以形成第一凹槽、第二凹槽和第三凹槽；第一凹槽和第三凹槽之间的N+注入区成为第一N+注入区；第一N+注入区位于第一P-阱区上；第二凹槽和第三凹槽之间的N+注入区成为第二N+注入区；第二N+注入区位于第二P-阱区上；第三凹槽左侧壁以左的P-阱区成为第一P-阱区；第三凹槽右侧壁以右的P-阱区成为第二P-阱区；第一凹槽的右侧壁为第一N+注入区和部分高度的第一P-阱区；即第一N+注入区位于第一凹槽和第三凹槽之间；第二凹槽的左侧壁为第二N+注入区和部分高度的第二P-阱区；即第二N+注入区位于第二凹槽和第三凹槽之间；第三凹槽的左侧壁包括部分高度的N-外延层，第三凹槽的右侧壁包括部分高度的N-外延层；
之后，在第三凹槽底部下方形成多个P+注入区，相邻P+注入区之间具有间隔；形成第一栅结构以覆盖第三凹槽左侧壁和第一N+注入区上表面；形成第二栅结构以覆盖第三凹槽右侧壁和第二N+注入区上表面；
第一栅结构和第二栅结构之间留有第三凹槽的第一底面；可见，至少部分第一间隔的表面位于第一底面，或者说，间隔的表面为第一底面的其中一部分，而第一底面的另一部分，则为P+注入区的表面；
之后，形成第一金属，第一金属覆盖第一凹槽和第二凹槽表面，第一金属与第一N+注入区和第一P-阱区形成第一欧姆接触，第一金属与第二N+注入区和第二P-阱区也形成第一欧姆接触；
之后，形成第二金属，第二金属与间隔的上表面形成肖特基接触，第二金属与P+注入区形成第二欧姆接触；
之后，形成第三金属，第三金属覆盖第一金属和第二金属，同时第三金属填充剩余的第一凹槽、剩余的第二凹槽和剩余的第三凹槽。
其中，形成所述第一栅结构包括形成第一栅介质层、第一栅极和第一隔离钝化层；第一栅介质层覆盖第一N+注入区上表面、第三凹槽左侧壁和第三凹槽部分底面；第一栅极位于第一栅介质层表面，并填充部分所述第三凹槽；第一隔离钝化层覆盖第一栅极，并填充部分所述第三凹槽；形成所述第二栅结构包括形成第二栅介质层、第二栅极和第二隔离钝化层；第二栅介质层覆盖第二N+注入区上表面、第三凹槽右侧壁和第三凹槽部分底面；第二栅极位于第二栅介质层表面，并填充部分所述第三凹槽；第二隔离钝化层覆盖第二栅极，并填充部分所述第三凹槽；第一栅介质层和第二栅介质层之间为所述第一底面。
可选的，第二金属(即肖特基金属)可以为钛、镍、铂或钨。
可选的，通过低温快速热退火使所述第二金属和所述间隔的上表面形成所述肖特基接触，退火温度为300℃～700℃，退火时间为1min～3min。
本发明还提供了一种碳化硅UMOSFET器件，自下而上包括漏电极层、N+碳化硅衬底和N-外延层；N-外延层具有第一P-阱区、第一N+注入区、第二P-阱区、第二N+注入区、第一凹槽、第二凹槽和第三凹槽；第一凹槽的右侧壁为第一N+注入区和部分高度的第一P-阱区；第二凹槽的左侧壁为第二N+注入区和部分高度的第二P-阱区；第三凹槽的左侧壁为第一N+注入区、第一P-阱区和部分高度的N-外延层，第三凹槽的右侧壁为第二N+注入区、第二P-阱区和部分高度的N-外延层；第一栅结构，覆盖第三凹槽左侧壁和第一N+注入区上表面；第二栅结构，覆盖第三凹槽右侧壁和第二N+注入区上表面；
第一栅结构和第二栅结构之间留有第三凹槽的第一底面；第三凹槽底部下方具有多个P+注入区，相邻P+注入区之间具有间隔；第一金属，第一金属覆盖第一凹槽和第二凹槽表面，第一金属与第一N+注入区和第一P-阱区形成第一欧姆接触，第一金属与第二N+注入区和第二P-阱区也形成第一欧姆接触；第二金属，第二金属与间隔的上表面形成肖特基接触，第二金属与P+注入区形成第二欧姆接触；第三金属，第三金属覆盖第一金属和第二金属，同时第三金属填充剩余的第一凹槽、剩余的第二凹槽和剩余的第三凹槽。
其中，所述第一栅结构包括第一栅介质层、第一栅极和第一隔离钝化层；第一栅介质层，覆盖所述第一N+注入区上表面、所述第三凹槽左侧壁和所述第三凹槽部分底面；第一栅极，位于第一栅介质层表面，并填充部分所述第三凹槽；第一隔离钝化层，覆盖第一栅极，并填充部分所述第三凹槽；所述第二栅结构包括第二栅介质层、第二栅极和第二隔离钝化层；第二栅介质层，覆盖所述第二N+注入区上表面、所述第三凹槽右侧壁和所述第三凹槽部分底面；第二栅极，位于第二栅介质层表面，并填充部分所述第三凹槽；第二隔离钝化层，覆盖第二栅极，并填充部分所述第三凹槽；第一栅介质层和第二栅介质层之间为所述第一底面。
其中，所述第三凹槽的深度为0.5μm～3.0μm，由前述可知，所述第三凹槽的深度大于所述第一P-阱区的深度，综合考虑工艺的因素，深度设置在0.5μm～3.0μm。另外，所述第三凹槽的宽度可以设置在5μm～100μm。
其中，相邻所述P+注入区之间的距离相等，所述P+注入区宽度为1.5μm～5μm。
其中，所述间隔的大小(指宽度大小)为1.5μm～5μm。间隔宽度设置过小肖特基区域无法导通。
其中，所述P+注入区深度为0.3μm～2.5μm。
其中，所述第三凹槽拐角下方的所述P+注入区包裹所述第三凹槽的底部拐角。
本发明在槽栅第三凹槽内部引入肖特基接触，即将肖特基接触设置在相应的第三凹槽中，有效利用了槽栅第三凹槽面积(第三凹槽中形成相应栅极后，通常被称为槽栅，因此，即有效利用了槽栅面积)，形成的相应的肖特基接触用于构成了相应的肖特基二极管，而肖特基二极管提升了碳化硅UMOSFET器件的续流能力。并且，由于槽栅第三凹槽底部具有相反导电类型的P+注入区，该结构将同时保证栅极结构拥有较高可靠性及肖特基二极管拥有较小的泄漏电流。此外，P+注入区将同时减小栅极电容面积，提升器件的开关能力。
附图说明
图1至图7是实施例提供的制备方法各步骤对应结构示意图；
图8至图14是另一实施例提供的制备方法各步骤对应结构示意图。
具体实施方式
为更加清楚的表示，下面结合附图对本发明做详细的说明。
需要说明的是，为使标注更加清楚简明，本说明书各实施例对应的附图中，对同一结构，仅标注一次，因此，对各实施例的附图，请参考不同附图之间的标注。
本实施例提供一种碳化硅UMOSFET器件的制备方法，所述制备方法包括图1至图7所示各步骤，请结合参考图1至图7。
如图1，在N+碳化硅衬底111上形成N-外延层112。
本实施例中，N+碳化硅衬底111由掺杂浓度为5×1018atom/cm3的碳化硅材料制成，厚度350μm。N-外延层112在N+碳化硅衬底111上以同质生长方式形成。N-外延层112的掺杂浓度选择为6×1015atom/cm3，选择N-外延层112的生长厚度为10μm。
本实施例的N+碳化硅衬底111具体为N+型4H-SiC衬底。
形成了N-外延层112之后，N+碳化硅衬底111和N-外延层112的总体为外延片，N-外延层112的上表面为外延片正面，N+碳化硅衬底111下表面为外延片背面。
继续参考图1，在N-外延层112形成P-阱区113和N+注入区114。
P-阱区113的形成过程包括：对N-外延层112进行P型离子注入，注入浓度选择为5×1016atom/cm3，注入深度控制在1.0μm。
N+注入区114的形成过程包括：在P-阱区113上进行N型离子注入，注入浓度选择为1×1019atom/cm3，注入深度控制在0.6μm。
如图2和图3，刻蚀N-外延层112以形成第一凹槽116、第二凹槽117和第三凹槽115。
本实施例中，先形成第三凹槽115，如图2，再形成第一凹槽116和第二凹槽117，如图3。
第三凹槽115的左侧壁包括部分高度的N-外延层112，第三凹槽115的右侧壁包括部分高度的N-外延层112。
形成第三凹槽115的过程包括：在N-外延层112上表面(具体为N+注入区上表面)制备第一掩模层(未示出)，第一掩模层材料为二氧化硅；然后，采用光刻和刻蚀等工艺，形成第一掩模图形(未示出)，利用第一掩模图形，并通过感应耦合等离子刻蚀(ICP)的方法，形成第三凹槽115。
本实施例中，第三凹槽115的深度为1.2μm，第三凹槽115的深度大于P-阱区的深度。
形成第一凹槽116和第二凹槽117的过程可以参考上述形成第三凹槽115的过程。但是，为保护第三凹槽115，先形成填充层(未示出)填充第三凹槽115，然后形成第一凹槽116和第二凹槽117，之后再去除相应填充层。
第一凹槽116和第二凹槽117的深度小于P-阱区深度，但第一凹槽116和第二凹槽117的深度大于N+注入区深度。
如图3，形成第一凹槽116、第二凹槽117和第三凹槽115之后，第一凹槽116和第三凹槽115之间的N+注入区114成为第一N+注入区120；第二凹槽117和第三凹槽115之间的N+注入区114成为第二N+注入区121；第三凹槽115左侧壁以左的P-阱区113成为第一P-阱区118；第三凹槽115右侧壁以右的P-阱区113成为第二P-阱区119。
此时，第一N+注入区120位于第一P-阱区118上。第二N+注入区121位于第二P-阱区119上；第一凹槽116的右侧壁为第一N+注入区120和部分高度的第一P-阱区118，即第一N+注入区120位于第一凹槽116和第三凹槽115之间；第二凹槽117的左侧壁为第二N+注入区121和部分高度的第二P-阱区119，即第二N+注入区121位于第二凹槽117和第三凹槽115之间。
如图4，在第三凹槽115底部下方形成三个P+注入区122，相邻P+注入区122之间具有间隔(未标注)。
本实施例中，第三凹槽115拐角下方的P+注入区122包裹第三凹槽115的底部拐角。
形成P+注入区122的过程包括：在第三凹槽115底部的N-外延层112表面制备介质掩膜层(未示出，材料同样可以为二氧化硅)，介质掩膜层的厚度为2μm，然后，通过光刻在介质掩膜层上形成相应的注入窗口，每个注入窗口之间有一定间距(注入窗口间距下方即为间隔)，注入窗口将N-外延层112裸露；采用P+离子经注入窗口，对裸露的N-外延层112进行P+离子注入，注入后，剥离剩余介质掩膜层。
本实施例中，P+注入区122的注入浓度选择为1×1019atom/cm3，P+注入区122的宽度选择为3μm，注入深度选择为1.0μm。
在形成上述各区域的过程中，通常还包括激活步骤，本实施例采用统一激活的方式。具体的，利用碳膜溅射机，N-外延层112表面形成碳膜(未示出)，以进行保护，然后通过高温退火，对各注入离子进行激活。退火温度选择为1650℃，退火时间45min。退火后，通过氧化方法去除相应碳膜。
如图5至图7，形成第一栅结构以覆盖第三凹槽115左侧壁和第一N+注入区120上表面。形成第二栅结构以覆盖第三凹槽115右侧壁和第二N+注入区121上表面。第一栅结构和第二栅结构之间留有第三凹槽115的第一底面(未标注)。可见，至少部分上述间隔的表面位于第一底面，或者说，上述间隔的表面为第一底面的其中一部分，而第一底面的另一部分，则为P+注入区122的表面。
如图6和图7所示，形成第一栅结构包括形成第一栅介质层130、第一栅极125和第一隔离钝化层132。第一栅介质层130覆盖第一N+注入区120上表面、第三凹槽115左侧壁和第三凹槽115部分底面。第一栅极125位于第一栅介质层130表面，并填充部分第三凹槽115。第一隔离钝化层132覆盖第一栅极125，并填充部分第三凹槽115。
需要说明的是，其它实施例中，第一栅介质层在覆盖第一N+注入区的位置上，也可以仅覆盖第一N+注入区的部分上表面而非全部上表面。相应的，后续的隔离钝化材料层127的位置也只需要保证覆盖相应的栅极结构即可。
如图6和图7所示，形成第二栅结构包括形成第二栅介质层131、第二栅极126和第二隔离钝化层133。第二栅介质层131覆盖第二N+注入区121上表面、第三凹槽115右侧壁和第三凹槽115部分底面。第二栅极126位于第二栅介质层131表面，并填充部分第三凹槽115。第二隔离钝化层133覆盖第二栅极126，并填充部分第三凹槽115。第一栅介质层130和第二栅介质层131之间为第一底面。
上述过程中，第一栅介质层130和第二栅介质层131同时形成，它们的形成过程可以包括：进行牺牲氧化形成一层牺牲氧化层(未示出)，去除牺牲氧化层，之后，重新氧化一层二氧化硅层123，如图5，并进行在一氧化氮气氛中的退火，退火温度1200℃，退火时间1h；后续，刻蚀去除部分二氧化硅层(以暴露相应的源区)，剩下的二氧化硅层124作为相应介质层，如图6；之后，再次去除部分剩下的二氧化硅层124，从而使最终剩下的二氧化硅层成为第一栅介质层130和第二栅介质层131，如图7。
上述过程中，第一栅极125和第二栅极126同时形成，它们的形成过程可以包括：采用化学气相沉积方法，沉积一层高掺多晶硅层(未标注)，再通过光刻和刻蚀等步骤，形成相应的多晶硅栅极，即第一栅极125和第二栅极126。可见，第一栅极125和第二栅极126的材料均为多晶硅。
上述过程中，第一隔离钝化层132和第二隔离钝化层133同时形成。第一隔离钝化层132和第二隔离钝化层133的形成过程包括：如图6，形成隔离钝化材料层127；之后，如图7，继续刻蚀隔离钝化材料层127，形成第一隔离钝化层132和第二隔离钝化层133。
图6显示，形成第一金属128，第一金属128覆盖第一凹槽116和第二凹槽117表面，第一金属128与第一N+注入区120和第一P-阱区118形成第一欧姆接触，第一金属128与第二N+注入区121和第二P-阱区119也形成第一欧姆接触。
形成第一金属128的过程包括：采用光刻和刻蚀工艺暴露第一凹槽116和第二凹槽117相应表面，然后，沉积金属镍(即第一金属128为Ni)，金属镍同时形成在N+碳化硅衬底111背面，形成金属层129(金属层129作为漏电极的一部分)；之后，在氩气的氛围下，实施快速热退火工艺，形成第一欧姆接触(即源漏欧姆接触，第一凹槽116和第二凹槽117相应表面上为源欧姆接触，N+碳化硅衬底111背面为漏欧姆接触)，快速热退火的退火温度1000℃，退火时间3min。
形成第二金属134，第二金属134与所述间隔的上表面形成肖特基接触，第二金属134与P+注入区122形成第二欧姆接触，如图7。需要说明的是，肖特基接触和第二欧姆接触在图7中未区别显示，但可知，本实施例的第二金属134中，所述P+注入区122上表面的第二金属134形成了第二欧姆接触，所述间隔上的第二金属134形成了肖特基接触。
形成第二金属134的过程包括：对N+碳化硅衬底111背面金属进行保护，刻蚀相应的保护层以暴露第三凹槽115的相应底部表面(即形成栅极窗口及肖特基接触窗口)，淀积第二金属134，具体采用金属钛。
形成第三金属135，第三金属135覆盖第一金属128和第二金属134，同时第三金属135填充剩余的第一凹槽116、剩余的第二凹槽117和剩余的第三凹槽115。
形成第三金属135的过程包括：沉积第三金属135，具体采用金属铝，并对金属铝进行相应的刻蚀以形成对应的电极图形，然后，并通过低温快速热退火，退火温度500℃，退火时间2min，此过程中，退火同时是对第二金属134进行的，通过低温快速热退火使第二金属134和所述间隔的上表面形成所述肖特基接触。
形成第三金属135之后，还可以对外延片背面，通过淀积钛、镍或者银等金属，形成背电极，背电极作为漏电极的一部分。
本实施例中，第二金属134(即肖特基金属)选择为钛。
根据上述方法，或者其它方法，最终形成的碳化硅UMOSFET器件，如图7所示。
即本实施例同时提供了相应的碳化硅UMOSFET器件，请结合图1至图7相应内容。
器件自下而上包括漏电极层、N+碳化硅衬底111和N-外延层112。N-外延层112具有第一P-阱区118、第一N+注入区120、第二P-阱区119、第二N+注入区121、第一凹槽116、第二凹槽117和第三凹槽115。第一凹槽116的右侧壁为第一N+注入区120和部分高度的第一P-阱区118。第二凹槽117的左侧壁为第二N+注入区121和部分高度的第二P-阱区119。第三凹槽115的左侧壁为第一N+注入区120、第一P-阱区118和部分高度的N-外延层112，第三凹槽115的右侧壁为第二N+注入区121、第二P-阱区119和部分高度的N-外延层112。第一栅结构，覆盖第三凹槽115左侧壁和第一N+注入区120上表面。第二栅结构，覆盖第三凹槽115右侧壁和第二N+注入区121上表面。第一栅结构和第二栅结构之间留有第三凹槽115的第一底面。第三凹槽115底部下方具有多个P+注入区122，相邻P+注入区122之间具有间隔。
第一金属128，第一金属128覆盖第一凹槽116和第二凹槽117表面，第一金属128与第一N+注入区120和第一P-阱区118形成第一欧姆接触，第一金属128与第二N+注入区121和第二P-阱区119也形成第一欧姆接触。
第二金属134，第二金属134与间隔的上表面形成肖特基接触，第二金属134与P+注入区122形成第二欧姆接触。
第三金属135，第三金属135覆盖第一金属128和第二金属134，同时第三金属135填充剩余的第一凹槽116、剩余的第二凹槽117和剩余的第三凹槽115。
其中，第一栅结构包括第一栅介质层130、第一栅极125和第一隔离钝化层132。第一栅介质层130，覆盖第一N+注入区120上表面、第三凹槽115左侧壁和第三凹槽115部分底面。第一栅极125，位于第一栅介质层130表面，并填充部分第三凹槽115。第一隔离钝化层132，覆盖第一栅极125，并填充部分第三凹槽115。第二栅结构包括第二栅介质层131、第二栅极126和第二隔离钝化层133。第二栅介质层131，覆盖第二N+注入区121上表面、第三凹槽115右侧壁和第三凹槽115部分底面。第二栅极126，位于第二栅介质层131表面，并填充部分第三凹槽115。第二隔离钝化层133，覆盖第二栅极126，并填充部分第三凹槽115。第一栅介质层130和第二栅介质层131之间为第一底面。
其中，第三凹槽115的深度为1.2μm。另外，第三凹槽115的宽度设置在20μm。
其中，相邻P+注入区122之间的距离相等，P+注入区122宽度为3μm。
其中，间隔的大小(指宽度大小)为1.5μm～5μm。间隔宽度设置过小会导致肖特基接触面积太小，造成无法导通等问题。
其中，P+注入区122深度为1.0μm。
其中，第三凹槽115拐角下方的P+注入区122包裹第三凹槽115的底部拐角。
本实施例在第三凹槽115内部引入肖特基接触，即将肖特基接触设置在相应的第三凹槽115中，有效利用了第三凹槽115面积(第三凹槽115中形成相应栅极后，通常被称为槽栅，因此，即有效利用了槽栅面积)，相应的肖特基接触用于构成了相应的肖特基二极管，而肖特基二极管提升了碳化硅UMOSFET器件的续流能力。并且，由于第三凹槽115底部具有相反导电类型的P+注入区122，P+注入区122将同时保证栅极结构拥有较高可靠性及肖特基二极管拥有较小的泄漏电流。此外，由于P+注入区122的存在，栅极电容面积减小，而栅极电容面积减小也将提升器件的开关能力。
本实施例提供另一种碳化硅UMOSFET器件的制备方法，所述制备方法包括图8至图14所示各步骤，请结合参考图8至图14。
如图8，在N+碳化硅衬底211上形成N-外延层212。
本实施例中，N+碳化硅衬底211由掺杂浓度为5×1018atom/cm3的碳化硅材料制成，厚度350μm。N-外延层212在N+碳化硅衬底211上以同质生长方式形成。N-外延层212的掺杂浓度选择为6×1015atom/cm3，选择N-外延层212的生长厚度为10μm。
形成了N-外延层212之后，N+碳化硅衬底211和N-外延层212的总体为外延片，N-外延层212的上表面为外延片正面，N+碳化硅衬底211下表面为外延片背面。
继续参考图8，在N-外延层212形成P-阱区213和N+注入区214。
P-阱区213的形成过程包括：对N-外延层212进行P型离子注入，注入浓度选择为3×1016atom/cm3，注入深度控制在1.4μm。
N+注入区214的形成过程包括：在P-阱区213上进行N型离子注入，注入浓度选择为5×1019atom/cm3，注入深度控制在0.6μm。
如图9和图10，刻蚀N-外延层212以形成第一凹槽216、第二凹槽217和第三凹槽215。
本实施例中，先形成第三凹槽215，如图9，再形成第一凹槽216和第二凹槽217，如图10。
第三凹槽215的左侧壁包括部分高度的N-外延层212，第三凹槽215的右侧壁包括部分高度的N-外延层212。
形成第三凹槽215的过程包括：在N-外延层212上表面(具体为N+注入区上表面)制备第一掩模层(未示出)，第一掩模层材料为二氧化硅；然后，采用光刻和刻蚀等工艺，形成第一掩模图形(未示出)，利用第一掩模图形，并通过感应耦合等离子刻蚀(ICP)的方法，形成第三凹槽215。
本实施例中，第三凹槽215的深度为1.6μm，第三凹槽215的深度大于P-阱区的深度。
形成第一凹槽216和第二凹槽217的过程可以参考上述形成第三凹槽215的过程。但是，为保护第三凹槽215，先形成填充层(未示出)填充第三凹槽215，然后形成第一凹槽216和第二凹槽217，之后再去除相应填充层。
第一凹槽216和第二凹槽217的深度小于P-阱区深度，但第一凹槽216和第二凹槽217的深度大于N+注入区深度。
如图10，形成第一凹槽216、第二凹槽217和第三凹槽215之后，第一凹槽216和第三凹槽215之间的N+注入区214成为第一N+注入区220；第二凹槽217和第三凹槽215之间的N+注入区214成为第二N+注入区221；第三凹槽215左侧壁以左的P-阱区213成为第一P-阱区218；第三凹槽215右侧壁以右的P-阱区213成为第二P-阱区219。
此时，第一N+注入区220位于第一P-阱区218上。第二N+注入区221位于第二P-阱区219上；第一凹槽216的右侧壁为第一N+注入区220和部分高度的第一P-阱区218，即第一N+注入区220位于第一凹槽216和第三凹槽215之间；第二凹槽217的左侧壁为第二N+注入区221和部分高度的第二P-阱区219，即第二N+注入区221位于第二凹槽217和第三凹槽215之间。
如图11，在第三凹槽215底部下方形成十二个P+注入区222，相邻P+注入区222之间具有间隔(未标注)。
本实施例中，第三凹槽215拐角下方的P+注入区222包裹第三凹槽215的底部拐角。
形成P+注入区222的过程包括：在第三凹槽215底部的N-外延层212表面制备介质掩膜层(未示出，材料同样可以为二氧化硅)，介质掩膜层的厚度为2μm，然后，通过光刻在介质掩膜层上形成相应的注入窗口，每个注入窗口之间有一定间距(注入窗口间距下方即为间隔)，注入窗口将N-外延层212裸露；采用p+离子经注入窗口，对裸露的N-外延层212进行P+离子注入，注入深度大于前面的P-阱区213或N+注入区214，注入后，剥离剩余介质掩膜层。
本实施例中，P+注入区222的注入浓度选择为5×1019atom/cm3，P+注入区222的宽度选择为2μm，注入深度选择为1.0μm。
在形成上述各区域的过程中，通常还包括激活步骤，本实施例采用统一激活的方式。具体的，利用碳膜溅射机，N-外延层212表面形成碳膜(未示出)，以进行保护，然后通过高温退火，对各注入离子进行激活。退火温度选择为1650℃，退火时间45min。退火后，通过氧化方法去除相应碳膜。
如图12至图14，形成第一栅结构以覆盖第三凹槽215左侧壁和第一N+注入区220上表面。形成第二栅结构以覆盖第三凹槽215右侧壁和第二N+注入区221上表面。第一栅结构和第二栅结构之间留有第三凹槽215的第一底面(未标注)。可见，至少部分上述间隔的表面位于第一底面，或者说，上述间隔的表面为第一底面的其中一部分，而第一底面的另一部分，则为P+注入区222的表面。
如图13和图14所示，形成第一栅结构包括形成第一栅介质层230、第一栅极225和第一隔离钝化层232。第一栅介质层230覆盖第一N+注入区220上表面、第三凹槽215左侧壁和第三凹槽215部分底面。第一栅极225位于第一栅介质层230表面，并填充部分第三凹槽215。第一隔离钝化层232覆盖第一栅极225，并填充部分第三凹槽215。
如图13和图14所示，形成第二栅结构包括形成第二栅介质层231、第二栅极226和第二隔离钝化层233。第二栅介质层231覆盖第二N+注入区221上表面、第三凹槽215右侧壁和第三凹槽215部分底面。第二栅极226位于第二栅介质层231表面，并填充部分第三凹槽215。第二隔离钝化层233覆盖第二栅极226，并填充部分第三凹槽215。第一栅介质层230和第二栅介质层231之间为第一底面。
上述过程中，第一栅介质层230和第二栅介质层231同时形成，它们的形成过程可以包括：进行牺牲氧化形成一层牺牲氧化层(未示出)，去除牺牲氧化层，之后，重新氧化一层二氧化硅层223，如图12，并进行一氧化氮气氛的退火，退火温度1200℃，退火时间1h；后续，刻蚀去除部分二氧化硅层(以暴露相应的源区)，剩下的二氧化硅层224作为相应介质层，如图13；之后，再次去除部分剩下的二氧化硅层224，从而使最终剩下的二氧化硅层成为第一栅介质层230和第二栅介质层231，如图14。
上述过程中，第一栅极225和第二栅极226同时形成，它们的形成过程可以包括：采用化学气相沉积方法，沉积一层高掺多晶硅层(未标注)，再通过光刻和刻蚀等步骤，形成相应的多晶硅栅极，即第一栅极225和第二栅极226。可见，第一栅极225和第二栅极226的材料均为多晶硅。
上述过程中，第一隔离钝化层232和第二隔离钝化层233同时形成。第一隔离钝化层232和第二隔离钝化层233的形成过程包括：如图13，形成隔离钝化材料层227；之后，如图14，继续刻蚀隔离钝化材料层227，形成第一隔离钝化层232和第二隔离钝化层233。
图13显示，形成第一金属228，第一金属228覆盖第一凹槽216和第二凹槽217表面，第一金属228与第一N+注入区220和第一P-阱区218形成第一欧姆接触，第一金属228与第二N+注入区221和第二P-阱区219也形成第一欧姆接触。
形成第一金属228的过程包括：采用光刻和刻蚀工艺暴露第一凹槽216和第二凹槽217相应表面，然后，沉积金属镍(即第一金属228为Ni)，金属镍同时形成在N+碳化硅衬底211背面，形成金属层229(金属层229作为漏电极的一部分)；之后，在氩气的氛围下，实施快速热退火工艺，形成第一欧姆接触(即源漏欧姆接触，第一凹槽216和第二凹槽217相应表面上为源欧姆接触，N+碳化硅衬底211背面为漏欧姆接触)，快速热退火的退火温度1000℃，退火时间3min。
形成第二金属234，第二金属234与所述间隔的上表面形成肖特基接触，第二金属234与P+注入区222形成第二欧姆接触，如图14。需要说明的是，第二欧姆接触在图14中未区别显示，但可知，本实施例的第二金属234中，所述P+注入区222上表面的第二金属234形成了第二欧姆接触，所述间隔上的第二金属234形成了肖特基接触。
形成第二金属234的过程包括：对N+碳化硅衬底211背面金属进行保护，去除多余的第二金属234，刻蚀相应的保护层以暴露第三凹槽215的相应底部表面(即形成栅极窗口及肖特基接触窗口)，淀积第二金属234，具体采用金属钨。
形成第三金属235，第三金属235覆盖第一金属228和第二金属234，同时第三金属235填充剩余的第一凹槽216、剩余的第二凹槽217和剩余的第三凹槽215。
形成第三金属235的过程包括：沉积第三金属235，具体采用金属铝，并对金属铝进行相应的刻蚀以形成对应的电极图形，然后，并通过低温快速热退火，此退火同时对第二金属234进行，退火温度700℃，退火时间2min。
形成第三金属235之后，还可以对外延片背面，通过淀积钛、镍或者银等金属，形成背电极，背电极作为漏电极的一部分。
本实施例中，第二金属234(即肖特基金属)为钨。
根据上述方法，或者其它方法，最终形成的碳化硅UMOSFET器件，如图14所示。
即本实施例同时提供了相应的碳化硅UMOSFET器件，请结合图8至图14相应内容。
器件自下而上包括漏电极层、N+碳化硅衬底211和N-外延层212。N-外延层212具有第一P-阱区218、第一N+注入区220、第二P-阱区219、第二N+注入区221、第一凹槽216、第二凹槽217和第三凹槽215。第一凹槽216的右侧壁为第一N+注入区220和部分高度的第一P-阱区218。第二凹槽217的左侧壁为第二N+注入区221和部分高度的第二P-阱区219。第三凹槽215的左侧壁为第一N+注入区220、第一P-阱区218和部分高度的N-外延层212，第三凹槽215的右侧壁为第二N+注入区221、第二P-阱区219和部分高度的N-外延层212。第一栅结构，覆盖第三凹槽215左侧壁和第一N+注入区220上表面。第二栅结构，覆盖第三凹槽215右侧壁和第二N+注入区221上表面。第一栅结构和第二栅结构之间留有第三凹槽215的第一底面。第三凹槽215底部下方具有多个P+注入区222，相邻P+注入区222之间具有间隔。
第一金属228，第一金属228覆盖第一凹槽216和第二凹槽217表面，第一金属228与第一N+注入区220和第一P-阱区218形成第一欧姆接触，第一金属228与第二N+注入区221和第二P-阱区219也形成第一欧姆接触。
第二金属234，第二金属234与间隔的上表面形成肖特基接触，第二金属234与P+注入区222形成第二欧姆接触。
第三金属235，第三金属235覆盖第一金属228和第二金属234，同时第三金属235填充剩余的第一凹槽216、剩余的第二凹槽217和剩余的第三凹槽215。
其中，第一栅结构包括第一栅介质层230、第一栅极225和第一隔离钝化层232。第一栅介质层230，覆盖第一N+注入区220上表面、第三凹槽215左侧壁和第三凹槽215部分底面。第一栅极225，位于第一栅介质层230表面，并填充部分第三凹槽215。第一隔离钝化层232，覆盖第一栅极225，并填充部分第三凹槽215。第二栅结构包括第二栅介质层231、第二栅极226和第二隔离钝化层233。第二栅介质层231，覆盖第二N+注入区221上表面、第三凹槽215右侧壁和第三凹槽215部分底面。第二栅极226，位于第二栅介质层231表面，并填充部分第三凹槽215。第二隔离钝化层233，覆盖第二栅极226，并填充部分第三凹槽215。第一栅介质层230和第二栅介质层231之间为第一底面。
其中，第三凹槽215的深度为1.2μm。另外，第三凹槽215的宽度设置在20μm。
其中，相邻P+注入区222之间的距离相等，P+注入区222宽度为3μm。
其中，间隔的大小(指宽度大小)为1.5μm～5μm。间隔宽度设置过小会导致肖特基接触面积太小，造成无法导通等问题。
其中，P+注入区222深度为1.0μm。
其中，第三凹槽215拐角下方的P+注入区222包裹第三凹槽215的底部拐角。
本实施例在第三凹槽215内部引入肖特基接触，即将肖特基接触设置在相应的第三凹槽215中，有效利用了第三凹槽215面积，相应的肖特基接触用于构成了相应的肖特基二极管，而肖特基二极管提升了碳化硅UMOSFET器件的续流能力。并且，由于第三凹槽215底部具有相反导电类型的P+注入区222，P+注入区222将同时保证栅极结构拥有较高可靠性及肖特基二极管拥有较小的泄漏电流。此外，由于P+注入区222的存在，栅极电容面积减小，而栅极电容面积减小也将提升器件的开关能力。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种碳化硅UMOSFET器件，其特征在于，自下而上包括漏电极层、N+碳化硅衬底和N-外延层；
N-外延层具有第一P-阱区、第一N+注入区、第二P-阱区、第二N+注入区、第一凹槽、第二凹槽和第三凹槽；
第一凹槽的右侧壁为第一N+注入区和部分高度的第一P-阱区；
第二凹槽的左侧壁为第二N+注入区和部分高度的第二P-阱区；
第三凹槽的左侧壁为第一N+注入区、第一P-阱区和部分高度的N-外延层，第三凹槽的右侧壁为第二N+注入区、第二P-阱区和部分高度的N-外延层；
第一栅结构，覆盖第三凹槽左侧壁和第一N+注入区上表面；
第二栅结构，覆盖第三凹槽右侧壁和第二N+注入区上表面；
第一栅结构和第二栅结构之间留有第三凹槽的第一底面；
第三凹槽底部下方具有多个P+注入区，相邻P+注入区之间具有间隔；
第一金属，第一金属覆盖第一凹槽和第二凹槽表面，第一金属与第一N+注入区和第一P-阱区形成第一欧姆接触，第一金属与第二N+注入区和第二P-阱区也形成第一欧姆接触；
第二金属，第二金属与间隔的上表面形成肖特基接触，第二金属与P+注入区形成第二欧姆接触；
第三金属，第三金属覆盖第一金属和第二金属，同时第三金属填充剩余的第一凹槽、剩余的第二凹槽和剩余的第三凹槽。
2.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，
所述第一栅结构包括第一栅介质层、第一栅极和第一隔离钝化层；
第一栅介质层，覆盖所述第一N+注入区上表面、所述第三凹槽左侧壁和所述第三凹槽部分底面；
第一栅极，位于第一栅介质层表面，并填充部分所述第三凹槽；
第一隔离钝化层，覆盖第一栅极，并填充部分所述第三凹槽；
所述第二栅结构包括第二栅介质层、第二栅极和第二隔离钝化层；
第二栅介质层，覆盖所述第二N+注入区上表面、所述第三凹槽右侧壁和所述第三凹槽部分底面；
第二栅极，位于第二栅介质层表面，并填充部分所述第三凹槽；
第二隔离钝化层，覆盖第二栅极，并填充部分所述第三凹槽；
第一栅介质层和第二栅介质层之间为所述第一底面。
3.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，所述第三凹槽的深度为0.5μm～3.0μm。
4.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，相邻所述P+注入区之间的距离相等，所述P+注入区宽度为1.5μm～5μm。
5.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，所述间隔的宽度为1.5μm～5μm。
6.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，所述P+注入区深度为0.3μm～2.5μm。
7.如权利要求1所述的碳化硅UMOSFET器件，其特征在于，所述第三凹槽拐角下方的所述P+注入区包裹所述第三凹槽的底部拐角。
8.一种碳化硅UMOSFET器件的制备方法，其特征在于，包括：
在N+碳化硅衬底上形成N-外延层；
在N-外延层形成P-阱区和N+注入区；
刻蚀所述N-外延层以形成第一凹槽、第二凹槽和第三凹槽；
第一凹槽和第三凹槽之间的N+注入区成为第一N+注入区；
第二凹槽和第三凹槽之间的N+注入区成为第二N+注入区；
第三凹槽左侧壁以左的P-阱区成为第一P-阱区；
第三凹槽右侧壁以右的P-阱区成为第二P-阱区；
第一凹槽的右侧壁为第一N+注入区和部分高度的第一P-阱区；
第二凹槽的左侧壁为第二N+注入区和部分高度的第二P-阱区；
第三凹槽的左侧壁包括部分高度的N-外延层，第三凹槽的右侧壁包括部分高度的N-外延层；
在第三凹槽底部下方形成多个P+注入区，相邻P+注入区之间具有间隔；
形成第一栅结构以覆盖第三凹槽左侧壁和第一N+注入区上表面；
形成第二栅结构以覆盖第三凹槽右侧壁和第二N+注入区上表面；
第一栅结构和第二栅结构之间留有第三凹槽的第一底面；
形成第一金属，第一金属覆盖第一凹槽和第二凹槽表面，第一金属与第一N+注入区和部分高度的第一P-阱区形成第一欧姆接触，第一金属与第二N+注入区和部分高度的第二P-阱区也形成第一欧姆接触；
形成第二金属，第二金属与间隔的上表面形成肖特基接触，第二金属与P+注入区形成第二欧姆接触；
形成第三金属，第三金属覆盖第一金属和第二金属，同时第三金属填充剩余的第一凹槽、剩余的第二凹槽和剩余的第三凹槽。
9.如权利要求8所述的碳化硅UMOSFET器件的制备方法，其特征在于，形成所述第一栅结构包括形成第一栅介质层、第一栅极和第一隔离钝化层；
第一栅介质层覆盖第一N+注入区上表面、第三凹槽左侧壁和第三凹槽部分底面；
第一栅极位于第一栅介质层表面，并填充部分所述第三凹槽；
第一隔离钝化层覆盖第一栅极，并填充部分所述第三凹槽；
形成所述第二栅结构包括形成第二栅介质层、第二栅极和第二隔离钝化层；
第二栅介质层覆盖第二N+注入区上表面、第三凹槽右侧壁和第三凹槽部分底面；
第二栅极位于第二栅介质层表面，并填充部分所述第三凹槽；
第二隔离钝化层覆盖第二栅极，并填充部分所述第三凹槽；
第一栅介质层和第二栅介质层之间为所述第一底面。
10.如权利要求8所述的碳化硅UMOSFET器件的制备方法，其特征在于，通过低温快速热退火使所述第二金属和所述间隔的上表面形成所述肖特基接触，退火温度为300℃～700℃，退火时间为1min～3min。
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