CN109727990B - 一种三维存储器及其制造方法 - Google Patents

Abstract

本发明公开了一种三维存储器及其制造方法。上述制造方法包括：提供第一晶圆和第二晶圆，上述第一晶圆包括第一衬底和第一介质层，上述第二晶圆的上部为上述三维存储器的***器件；在上述第一介质层中形成上述三维存储器的阵列单元的阱区，在上述第一晶圆上部形成上述阵列单元；粘结上述第一晶圆与上述第二晶圆，上述阵列单元与上述***器件之间为第一粘结界面；沿上述第一介质层与上述第一衬底之间的第一切割界面切割上述第一晶圆，使上述第一衬底剥离上述第一晶圆。本发明能够克服现有技术工艺流程复杂，以及浪费硅晶片的缺陷。

Description

一种三维存储器及其制造方法

技术领域

本发明涉及一种存储器及其制造方法，尤其涉及一种三维存储器，以及一种三维存储器的制造方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。三维存储器是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类闪存技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

现有的三维存储器利用源极选择门，以控制硅基板上源端通道的导通与关断，进而将电流由闪存串传导至共源触点。

如图1A-图1C所示，现有的三维存储器的制造方法需要依次进行减薄衬底背面的工艺和引出背面金属垫的工艺，上述制造方法存在如下缺陷：

1、需要通过硬掩模沉积/光刻蚀/干法或湿法刻蚀/化学机械抛光(Chemicalmechanical polishing，CMP)工艺，以减薄衬底背面，工艺流程复杂且成本高昂，并会引入额外的问题(例如：晶圆缺陷)；

2、浪费硅晶片，并且在粘合过程之后不能再循环。

因此，本领域亟需一种三维存储器及其制造方法，以克服现有技术存在的上述缺陷。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了克服现有技术存在的上述缺陷，本发明提供了一种三维存储器，以及一种三维存储器的制造方法。

本发明提供的上述三维存储器的制造方法，包括：

提供第一晶圆和第二晶圆，上述第一晶圆包括第一衬底和第一介质层，上述第二晶圆的上部为上述三维存储器的***器件；

在上述第一介质层中形成上述三维存储器的阵列单元的阱区，在上述第一晶圆上部形成上述阵列单元；

粘结上述第一晶圆与上述第二晶圆，上述阵列单元与上述***器件之间为第一粘结界面；

沿上述第一介质层与上述第一衬底之间的第一切割界面切割上述第一晶圆，使上述第一衬底剥离上述第一晶圆。

优选地，在本发明提供的上述三维存储器的制造方法中，提供上述第一晶圆的步骤可以进一步包括：

提供上述第一衬底和第三衬底；

在上述第三衬底中形成上述第一介质层；

粘结上述第一衬底和上述第三衬底，上述第一衬底与上述第一介质层之间为第二粘结界面；

以上述第一介质层在上述第三衬底中的交界面为第二切割界面切割上述第三衬底，使上述第一介质层剥离上述第三衬底。

优选地，在本发明提供的上述三维存储器的制造方法中，在上述第三衬底中形成上述第一介质层可以进一步包括：

在上述第三衬底表面进行注氢处理以形成注氢层，上述第一介质层为上述注氢层。

优选地，在本发明提供的上述三维存储器的制造方法中，在上述第一介质层中形成上述存储器的阵列单元的阱区的步骤还可以进一步包括：

对上述注氢层执行离子注入，以形成上述阱区；

高温退火，以固化上述阱区中的PN结并除气上述注氢层为富氢层。

可选地，在本发明提供的上述三维存储器的制造方法中，提供上述第一衬底可以进一步包括：

在上述第一衬底中进行多孔氧化处理以形成多孔氧化硅层。

可选地，在本发明提供的上述三维存储器的制造方法中，粘结上述第一衬底与上述第三衬底可以进一步包括：

倒置上述第三衬底，使上述第一介质层粘结在上述第一衬底的上表面。

可选地，在本发明提供的上述三维存储器的制造方法中，切割上述第三衬底后，还可以包括：

对上述第二切割界面进行抛光处理。

可选地，在本发明提供的上述三维存储器的制造方法中，切割上述第一晶圆后，还可以包括：

对上述第一介质层表面进行抛光处理。

可选地，在本发明提供的上述三维存储器的制造方法中，上述抛光处理可以为化学机械抛光。

可选地，在本发明提供的上述三维存储器的制造方法中，粘结上述第一晶圆与上述第二晶圆可以进一步包括：

倒置上述第一晶圆，使上述阵列单元粘结在上述***器件的上表面，所剥离的上述第一衬底位于顶部。

可选地，在本发明提供的上述三维存储器的制造方法中，粘结上述第一晶圆与上述第二晶圆也可以进一步包括：

倒置上述第二晶圆，使上述***器件粘结在上述阵列单元的上表面；

切割上述第一晶圆的步骤还可以包括：

倒置粘结后的上述第一晶圆与上述第二晶圆，所剥离的上述第一衬底位于顶部。

可选地，在本发明提供的上述三维存储器的制造方法中，可以通过智能剥离(smart cut)的方法执行上述切割。

根据本发明的另一方面，本发明还提供了一种三维存储器，上述三维存储器可以是采用上述任意一种制造方法所制造的。

附图说明

图1A示出了现有的三维存储器减薄衬底背面之前的结构示意图。

图1B示出了现有的三维存储器减薄衬底背面之后的结构示意图。

图1C示出了现有的三维存储器引出背面金属垫之后的结构示意图。

图2示出了本发明的一个实施例提供的三维存储器制造方法的流程示意图。

图3示出了本发明的一个实施例提供的获得第一晶圆的流程示意图。

图4示出了本发明的一个实施例提供的形成阱区的流程示意图。

图5A示出了本发明的一个实施例提供的在第三衬底中形成第一介质层的示意图。

图5B示出了本发明的一个实施例提供的带有第一介质层的第三衬底的结构示意图。

图5C示出了本发明的一个实施例提供的带有多孔氧化硅层的第一衬底的结构示意图。

图5D示出了本发明的一个实施例提供的粘结第一衬底和第三衬底的示意图。

图5E示出了本发明的一个实施例提供的剥离第三衬底的示意图。

图5F示出了本发明的一个实施例提供的第一晶圆的结构示意图。

图5G示出了本发明的一个实施例提供的带有阵列单元的第一晶圆的结构示意图。

图5H示出了本发明的一个实施例提供的粘结第一晶圆和第二晶圆的示意图。

图5I示出了本发明的一个实施例提供的剥离第一衬底的示意图。

图5J示出了本发明的一个实施例提供的三维存储器的结构示意图。

图6示出了本发明的一个实施例提供的三维存储器阵列单元的阱区结构示意图。

附图标记：

1 硅衬底；

2 阵列单元；

3 粘结界面；

4 CMOS晶圆；

5 背面金属垫；

10 第一晶圆；

11 第一衬底；

12 第一介质层；

131 介电氧化硅；

132 高压P阱；

133 高压N阱；

134 深N阱；

135 外延结晶硅衬底；

14 阵列单元；

15 第三衬底；

16 多孔氧化硅层；

20 第二晶圆；

21 ***器件；

30 第一粘结界面；

31 第一切割界面；

32 第二粘结界面；

33 第二切割界面；

201-206 三维存储器的制造方法的步骤；

2011-2016 获得第一晶圆的步骤；

2021-2022 形成阱区的步骤。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合优选实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，在以下的说明中所使用的“上”、“下”、“左”、“右”、“顶”、“底”、“水平”、“垂直”应被理解为该段以及相关附图中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作，因此不应理解为对本发明的限制。

如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。

能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第二组件、区域、层和/或部分。

为了克服现有技术存在的上述缺陷，本发明提供了一种三维存储器的实施例，以及一种三维存储器的制造方法的实施例。

如图2所示，在本实施例提供的三维存储器的制造方法中，可以包括步骤：

201：提供第一晶圆10和第二晶圆20。

上述第一晶圆10(绘示于图5F)包括：第一衬底11和第一介质层12，上述第一衬底11可以由合适的材料制成，包括但不限于，硅锗、锗或绝缘体上硅薄膜(SOI)。

上述第二晶圆20(绘示于图5H)可以包括：设于上述第二晶圆20上部的***器件21，上述***器件21包括多个晶体管，上述多个晶体管可以为CMOS晶体管。本领域技术人员应当知道，上述第二晶圆20还可以包括引出***器件21的***互联层，上述***器件21和/或上述***互联层可以通过现有或将有的技术半导体制造工艺形成。

上述***互联层覆盖晶体管以进行电信号传导，包括一个或多个层间绝缘层。上述***互联层还可以进一步包括层间绝缘层中的一个或多个触点，以及一个或多个互联导体层。触点和互联导体层由导电材料制成，可以为钨、钴、铜、铝和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。层间绝缘层由绝缘材料制成，可以为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。

如图3所示，上述第一晶圆10可以由以下方法提供：

2011：提供第一衬底11和第三衬底15。

2012：如图5A所示，在第三衬底15表面进行注氢处理，以形成如图5B所示的第一介质层(注氢层)12。

2013：如图5C所示，在第一衬底11中进行多孔氧化处理，以形成多孔氧化硅层16。多孔氧化处理是一种用多孔性处理和热氧化两项工艺，在硅表面上形成电绝缘层的方法。这种方法克服了平面法、局部氧化隔离和空气隔离等方法在工艺上的困难，其特点是不需要高温或长时间的热处理就能形成较厚的绝缘层。

本领域的技术人员可以理解，以注氢层12为第一介质层，第一衬底11中形成有多孔氧化硅层16，只是本实施例提供的一种优选方案，主要用于进行后续的切割操作，从而进一步简化减薄衬底背面的流程。在其他实施例中，本领域的技术人员也可以采用其他材质的第一介质层，或在第一衬底11中形成其他材质的隔离层，以获得相同的效果。

2014：如图5D所示，倒置第三衬底15，使第一介质层12粘结在第一衬底11的上表面，以第一衬底11与第一介质层12之间为第二粘结界面32，粘结第一衬底11和第三衬底15。

2015：如图5E所示，以第一介质层12在第三衬底15中的交界面为第二切割界面33切割第三衬底15，使第一介质层12剥离第三衬底15。上述切割可以通过智能剥离(smartcut)的方法来执行。可以理解的是，智能剥离(smart cut)虽是一种较优的实施方式，而不以此为限，本领域技术人员可以通过现有或将有的其他手段实现上述第一介质层从第三衬底剥离的方式，在此不再赘述。

2016：对第二切割界面33进行抛光处理，从而获得本实施例提供的上述第一晶圆10。

本领域的技术人员可以理解，上述步骤2016提供的在切割第三衬底15后，对第二切割界面33进行抛光处理，只是本实施例提供的一种优选方案，主要用于平整化第二切割界面33，以更好地进行后续形成阵列单元2的阱区，以及粘结第一晶圆10与第二晶圆20的操作。由于采用系通过切割得到的，上述第二切割界面33的均匀性远高于现有技术采用硬掩模沉积/光刻蚀/干法或湿法刻蚀所切割出的界面的均匀性。上述抛光处理可以为采用化学机械抛光(Chemical mechanical polishing，CMP)工艺，所进行的细微的缓冲抛光处理(Buffer CMP)，而不再需要进行大幅度的抛光处理。

在其他实施例中，本领域的技术人员即使不进行上述抛光处理，也不会使后续形成阵列单元2的阱区，以及粘结第一晶圆10与第二晶圆20的操作无法进行。

本领域的技术人员还可以理解，上述步骤2011-2016所提供的提供第一晶圆10的方法，只是本实施例提供的一种优选方案。步骤2014中倒置第三衬底15的操作，主要为了便于后续切割第三衬底15的操作。在其他实施例中，本领域的技术人员也可以采用其他方法来提供同样包括第一衬底11和第一介质层12的第一晶圆10。

如图2所示，在本实施例提供的上述三维存储器的制造方法中，还可以包括步骤：

202：如图5G所示，在第一介质层12中形成上述三维存储器的阵列单元2的阱区(绘示于图6)，并在第一晶圆10上部形成阵列单元14。

上述阵列单元14主要用于上述三维存储器的存储功能，具体可以包括垂直堆叠的多层数据存储单元，例如：多个NAND串。

阵列单元14和上述***互联层间形成有阵列互联层。在一些实施例中，阵列互联层可以包括一个或多个绝缘层。上述阵列互联层还可以进一步包括绝缘层中的一个或多个位线触点，以及一个或多个导体层。上述导体层由导电材料制成，具体可以由钨、钴、铜、铝和金属硅化物中的一种或多种的组合构成，也可以由其他合适的材料构成。上述绝缘层由绝缘材料制成，具体可以由氧化硅、氮化硅和高介电常数绝缘材料中的一种或多种的组合构成，也可以由其他合适的材料构成。

如图4所示，上述阱区可以通过以下方法形成：

2021：对注氢层12执行离子注入，以形成阱区；

2022：高温退火，以固化阱区中的PN结曲线，并在高温退火过程中使氢(H)被除气，上述注氢层12稳定为富氢层。

如图6所示，上述阱区可以包括：在注氢层12的外延结晶硅衬底135上形成的P型阱(P⁺)、N型阱(N⁺)、高压P阱(HVPW)132、高压N阱(HVNW)133、深N阱(DNW)134，以及覆盖在上述阱区上方的介电氧化硅131。

本领域的技术人员可以理解，如图4所示的上述形成阱区的方法，只是本实施例提供的一种具体方案。在其他实施例中，本领域的技术人员也可以采用其他方法，在注氢层12中形成相同的阱区。

本领域的技术人员还可以理解，如图6所示的阱区结构，只是本实施例提供的一种具体方案。在其他实施例中，本领域的技术人员也可以在注氢层12中形成其他结构的阱区。

如图2所示，在本实施例提供的上述三维存储器的制造方法中，还可以包括步骤：

203：如图5H所示，以阵列单元14与***器件21之间为第一粘结界面30，粘结第一晶圆10与第二晶圆20。

上述***器件21可以设于第二晶圆20的上部，主要用于控制第二晶圆20的导通与关断，进而将电流由闪存串传导至共源触点。上述***器件21可以包括由CMOS晶体管构成的逻辑控制电路。

第一粘结界面30可以形成在上述***互联层的绝缘层和上述阵列互联层的绝缘层之间；也可以形成在上述***互联层的导体层和上述阵列互联层的导体层之间。在一些实施例中，上述***互联层的绝缘层可以是氮化硅层，相应地，上述阵列互联层的绝缘层可以是氧化硅层。在一些实施例中，上述***互联层的绝缘层也可以是氧化硅层，相应地，上述阵列互联层的绝缘层也可以是氮化硅层。

204：如图5I所示，倒置第一晶圆10，使阵列单元14粘结在***器件21的上表面，并使第一衬底11位于顶部。

本领域的技术人员可以理解，上述步骤204倒置第一晶圆10，只是本实施例提供的一种具体方案，主要用于对应后续切割第一晶圆10的操作需求。在其他实施例中，本领域的技术人员也可以先倒置第二晶圆20，使***器件21粘结在阵列单元14的上表面；再倒置粘结后的第一晶圆10与第二晶圆20，以实现使第一衬底11位于顶部的目的。

205：如图5I所示，沿第一介质层12与上述第一衬底11之间的第一切割界面31切割第一晶圆10，使第一衬底11剥离第一晶圆10。上述切割可以通过智能剥离(smart cut)的方法来执行。可以理解的是，智能剥离(smart cut)虽是一种较优的实施方式，而不以此为限，本领域技术人员可以通过现有或将有的其他手段实现上述第一介质层从第三衬底剥离的方式，在此不再赘述。

本领域的技术人员可以理解，上述步骤205提供的智能剥离工艺只是本实施例提供的一种优选方案，主要用于省去现有技术的干法或湿法刻蚀步骤，以及化学机械抛光(Chemical mechanical polishing，CMP)的步骤，以简便地切割半导体晶圆，从而进一步地简化上述减薄衬底背面的工艺流程，并提高晶圆的均匀性。

上述智能剥离工艺更适合于切割半导体晶圆的顶层部分，因此，在步骤204中需要将待剥离的第一衬底11置于顶部。而通过设置多孔氧化硅层16来区分于注氢层12的方式，可以更有利于第一衬底11的剥离。

在其他实施例中，本领域的技术人员也可以采用其他方法来切割第一晶圆10，以剥离第一衬底11。相应地，在采用其他方法来切割第一晶圆10时，第一衬底11并不一定需要位于顶部，第一衬底11中也并不一定需要形成多孔氧化硅层16。

206：对第一介质层12的第一切割界面31进行抛光处理，从而获得如图5J所示的三维存储器。

本领域的技术人员可以理解，上述步骤206提供的在切割第一晶圆10后，对第一切割界面31进行抛光处理，只是本实施例提供的一种优选方案，主要用于平整化上述第一切割界面31。由于采用系通过切割得到的，上述第二切割界面33的均匀性远高于现有技术采用硬掩模沉积/光刻蚀/干法或湿法刻蚀所切割出的界面的均匀性。上述抛光处理可以为采用化学机械抛光(Chemical mechanical polishing，CMP)工艺，所进行的细微的缓冲抛光处理(Buffer CMP)，而不再需要进行大幅度的抛光处理。在其他实施例中，由于采用了本发明提供的上述三维存储器的制造方法，本领域的技术人员即使不进行上述抛光处理，也不会影响上述三维存储器的基本存储功能。

根据本发明的另一方面，本发明还提供了一种三维存储器的实施例。

本实施例提供的上述三维存储器，可以是采用上述任意一种制造方法所制造的，其结构可以如图5J所示。

尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (13)

1.一种三维存储器的制造方法，其特征在于，包括：

提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底和第一介质层，所述第二晶圆的上部为所述三维存储器的***器件；

在所述第一介质层中形成所述三维存储器的阵列单元的阱区，在所述第一晶圆上部形成所述阵列单元；

粘结所述第一晶圆与所述第二晶圆，所述阵列单元与所述***器件之间为第一粘结界面；

沿所述第一介质层与所述第一衬底之间的第一切割界面切割所述第一晶圆，使所述第一衬底剥离所述第一晶圆。

2.如权利要求1所述的制造方法，其特征在于，提供所述第一晶圆的步骤进一步包括：

提供所述第一衬底和第三衬底；

在所述第三衬底中形成所述第一介质层；

粘结所述第一衬底和所述第三衬底，所述第一衬底与所述第一介质层之间为第二粘结界面；

以所述第一介质层在所述第三衬底中的交界面为第二切割界面切割所述第三衬底，使所述第一介质层剥离所述第三衬底。

3.如权利要求2所述的制造方法，其特征在于，在所述第三衬底中形成所述第一介质层进一步包括：

在所述第三衬底表面进行注氢处理以形成注氢层，所述第一介质层为所述注氢层。

4.如权利要求3所述的制造方法，其特征在于，在所述第一介质层中形成所述存储器的阵列单元的阱区的步骤进一步还包括：

对所述注氢层执行离子注入，以形成所述阱区；

高温退火，以固化所述阱区中的PN结并除气所述注氢层为富氢层。

5.如权利要求2所述的制造方法，其特征在于，提供所述第一衬底进一步包括：

在所述第一衬底中进行多孔氧化处理以形成多孔氧化硅层。

6.如权利要求2所述的制造方法，其特征在于，粘结所述第一衬底与所述第三衬底进一步包括：

倒置所述第三衬底，使所述第一介质层粘结在所述第一衬底上表面。

7.如权利要求2所述的制造方法，其特征在于，切割所述第三衬底后，还包括：

对所述第二切割界面进行抛光处理。

8.如权利要求1所述的制造方法，其特征在于，切割所述第一晶圆后，还包括：

对所述第一介质层表面进行抛光处理。

9.如权利要求7或8所述的制造方法，其特征在于，所述抛光处理为化学机械抛光。

10.如权利要求1所述的制造方法，其特征在于，粘结所述第一晶圆与所述第二晶圆进一步包括：

倒置所述第一晶圆，使所述阵列单元粘结在所述***器件的上表面，所剥离的所述第一衬底位于顶部。

11.如权利要求1所述的制造方法，其特征在于，粘结所述第一晶圆与所述第二晶圆进一步包括：

倒置所述第二晶圆，使所述***器件粘结在所述阵列单元的上表面；

切割所述第一晶圆的步骤还包括：

倒置粘结后的所述第一晶圆与所述第二晶圆，所剥离的所述第一衬底位于顶部。

12.如权利要求1或2所述的制造方法，其特征在于，通过智能剥离工艺执行所述切割。

13.一种采用如权利要求1-12中任一项所述的制造方法所制造的三维存储器。

Images