CN109712550B - 一种栅极驱动电路及区域扫描方法 - Google Patents

Abstract

本申请的目的是提供一种所述栅极驱动电路及区域扫描方法，栅极区域电路包括N+1级移位寄存器单元；各移位寄存器单元包括初级晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、复位管及下拉管；第一晶体管的栅极用于接收下一级移位寄存器单元反馈的输出信号以控制栅极的控制信号；初级晶体管的源极与第一晶体管的漏极、第二晶体管的漏极、第三晶体管的栅极以及下拉管的栅极交汇于自举点；所述复位管的漏极连接输入信号，栅极受复位信号控制，所述复位管的源极、所述第二晶体管的栅极、所述下拉管的漏极及所述第五晶体管的栅极交汇于电平下拉控制节点。从而避免栅极输出信号发生交叠，并能够减少版图面积。

Description

一种栅极驱动电路及区域扫描方法

技术领域

本申请涉及指纹识别技术领域，尤其涉及一种栅极驱动电路及区域扫描方法。

背景技术

非晶硅栅极驱动(Amorphous Silicon Gate Driver，ASG)技术是指利用A-SiTFT(Amorphous Silicon Thin Film Transistor，非晶硅薄膜晶体管)构成移位寄存器电路，输出高压或低压栅极信号从而驱动或关断薄膜晶体管(TFT)。移位寄存器电路总共包含N+1个移位寄存器单元(可简称SR)，每一个SR即一个ASG单元，所述N为正整数。由于各ASG电路均可由显示面板中的A-SiTFT所形成，且A-SiTFT的成本低，故ASG可用于指纹识别中代替gate IC作驱动电路，节省面积。

目前，常见的ASG电路如图1所示，但由于随着温度和时间的变化，TFT管的阈值会发生变化漂移，故而需要在每次上电驱动前对所有ASG模块中自举点Q和输出信号Gn先复位拉低后再使用，两个复位管会导致版图面积增加；且现有的时钟信号时序会导致ASG的栅极输出信号交叠，相互影响。图2采用的是9T2C结构，但在这种结构中，复位操作并不能够对Q点进行初态复位，属于悬空floating状态，可能对后续给予激励信号后对P拉高过程有对冲影响。

发明内容

本申请的一个目的是提供一种栅极驱动电路及区域扫描方法，解决现有技术中栅极输出信号发生交叠、现有复位方式导致版图面积大以及复位状态时内部节点有悬空状态，可能对后续给予激励信号后对自举点拉高过程有对冲影响的问题。

根据本申请的一个方面，提供了一种栅极驱动电路，该栅极驱动电路包括N+1级移位寄存器单元，其中，N为正整数；

各移位寄存器单元包括初级晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、复位管及下拉管；

初级晶体管的栅极用于接收激励信号；

第一晶体管的栅极用于接收下一级移位寄存器单元反馈的输出信号以控制栅极的控制信号；

初级晶体管的源极与第一晶体管的漏极、第二晶体管的漏极、第三晶体管的栅极以及下拉管的栅极交汇于自举点；

第三晶体管的源极、第四晶体管的漏极及第五晶体管的漏极与移位寄存器的输出信号连接；

所述复位管的漏极用于接收输入信号，栅极受复位信号控制，所述复位管的源极、所述第二晶体管的栅极、所述下拉管的漏极及所述第五晶体管的栅极交汇于电平下拉控制节点；

第三晶体管的漏极接收第一时钟信号，第四晶体管的栅极接收第二时钟信号，第一时钟信号与第二时钟信号互为相反且不交叠进一步地，所述初级晶体管的漏极连接第一电平信号，所述第一晶体管的源极连接第二电平信号，第一电平信号与第二电平信号的电位相反。

进一步地，各移位寄存器单元包括第一电容和第二电容，所述第一电容的两极板分别连接自举点和移位寄存器的输出信号，所述第二电容的两极板分别连接第一时钟信号和所述电平下拉控制节点。

进一步地，所述第二晶体管的源极连接低电平信号，所述第四晶体管的源极与所述第五晶体管的源极连接低电平信号，所述下拉管的源极连接低电平信号。

进一步地，奇数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号与偶数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号互为相反且不交叠。

进一步地，上一级的移位寄存器单元的输出信号作为下一级的移位寄存器单元的激励信号，下一级的移位寄存器单元的输出信号作为上一级的移位寄存器单元中第一晶体管的栅极的控制信号。

进一步地，所述复位管的漏极连接输入信号，所述输入信号在时钟信号的第一时刻被拉高，在第二时刻被拉低。

根据本申请又一个方面，提供了一种使用前述所述的栅极驱动电路的区域扫描方法，该方法包括：

基于探测到的指纹触发信息从多个由栅极驱动电路组成的块中选择指定区域块，其中，所述指定区域块中各块均包括N+1级移位寄存器单元；

将所述指定区域中的移位寄存器单元的激励信号设置为高电平，剩余块中的移位寄存器单元的激励信号保持接收低电平。

与现有技术相比，本申请的栅极区域电路包括N+1级移位寄存器单元；各移位寄存器单元包括初级晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、复位管及下拉管点；初级晶体管的栅极用于接收激励信号；第一晶体管的栅极用于接收下一级移位寄存器单元反馈的输出信号以控制栅极控制信号；初级晶体管的源极与第一晶体管的漏极、第二晶体管的漏极、第三晶体管的栅极以及下拉管的栅极交汇于自举点；第三晶体管的源极、第四晶体管的漏极及第五晶体管的漏极与移位寄存器的输出信号连接；所述复位管的漏极连接输入信号，栅极受复位信号控制，所述复位管的源极、所述第二晶体管的栅极、所述下拉管的漏极及所述第五晶体管的栅极均交汇于电平下拉控制节点；第三晶体管的漏极接收第一时钟信号，第四晶体管的栅极接收第二时钟信号，第一时钟信号与第二时钟信号互为相反且不交叠。从而避免栅极输出信号发生交叠，并能够减少版图面积，且使用一个复位管提供新的复位方式，避免了电平下拉控制节点在进行初态复位时处于悬空状态，可能对后续给予激励信号后对自举点拉高过程有对冲影响的问题。

进一步地，本申请所述的栅极驱动电路可运用于区域扫描中，通过基于探测到的指纹触发信息从多个由栅极驱动电路组成的块中选择指定区域块，其中，所述指定区域块中各块均包括N+1级移位寄存器；将所述指定区域中的移位寄存器单元的激励信号设置为高电平，剩余块中的移位寄存器单元的激励信号保持接收低电平。从而实现区域扫描，节省功耗和时间。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出现有技术中一种ASG结构示意图；

图2示出现有技术中采用的9T2C结构的ASG结构示意图；

图3示出根据本申请的一个方面提供的一种栅极驱动电路结构示意图；

图4示出本申请一实施例中多级移位寄存器组成的栅极驱动电路的框架示意图；

图5示出本申请一实施例中改进的ASG时序图；

图6示出使用ASG实现区域扫描的示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

下面结合附图对本申请作进一步详细描述。

图3示出根据本申请的一个方面提供的一种栅极驱动电路结构示意图，该栅极驱动电路包括N+1级移位寄存器单元，其中，N为正整数；各移位寄存器单元包括初级晶体管T0、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、复位管T6及下拉管T7；初级晶体管T0的栅极用于接收激励信号；第一晶体管T1的栅极用于接收下一级移位寄存器单元反馈的输出信号以控制栅极的控制信号；初级晶体管T0的源极与第一晶体管T1的漏极、第二晶体管T2的漏极、第三晶体管T3的栅极以及下拉管T7的栅极交汇于自举点；第三晶体管T3的源极、第四晶体管T4的漏极及第五晶体管T5的漏极与移位寄存器的输出信号连接；第三晶体管T3的漏极接收第一时钟信号(CKB)，第四晶体管T4的栅极接收第二时钟信号(CK)，第一时钟信号CKB与第二时钟信号CK互为相反且不交叠；所述复位管的漏极用于接收输入信号，栅极受复位信号控制。在此，使用的初始晶体管、第一晶体管至第五晶体管、复位管、下拉管均为TFT，且TFT使用Nmos管模式，高电平端为TFT的漏端，低电平端为源端。对于每个移位寄存器ASG单元，均包括T0、T1……T5以及T6、T7，初级晶体管T0的源极与第二晶体管T2的漏极、第三晶体管T3的栅极以及下拉管T7的栅极交汇于自举点PU。所述复位管T6的源极、所述第二晶体管T2的栅极、所述下拉管T7的漏极及所述第五晶体管T5的栅极交汇于电平下拉控制节点PD。所述初级晶体管T0的漏极用于接收第一电平信号DIR1，所述第一晶体管T1的源极用于接收第二电平信号DIR2，第一电平信号DIR1与第二电平信号DIR2的电位相反。在此，第一电平信号DIR1可以为低电平信号或高电平信号，当DIR1为低电平信号时，DIR2为高电平信号，当DIR1为高电平信号时，DIR2为低电平信号。从而避免栅极输出信号发生交叠，并能够减少版图面积，且使用一个复位管提供新的复位方式，避免了电平下拉控制节点在进行初态复位时处于悬空状态，可能对后续给予激励信号后对自举点拉高过程有对冲影响的问题。

继续参考图3，各移位寄存器单元包括第一电容C1和第二电容C2，所述第一电容C1的两极板分别连接自举点PU和移位寄存器的输出信号Gn，所述第二电容C2的两极板分别连接第一时钟信号CKB和所述电平下拉控制节点PD。在此，电容C1两极板分别连接PU和Gn为自举作用，电容C2两极板分别连接CKB和PD，作为一个电容耦合在CKB拉高时可以拉高PD。

在本申请一实施例中，对于ASG单元，DIR1连接T0的漏极，栅极连接激励信号STP，源极为PU；T1的漏极为PU，下一级输出信号Gn+1反馈回来作为T1的栅极控制信号，源极连接DIR2；T2漏极为PU，栅极为PD，源极为低电平(VGL)；T3漏极为CKB，栅极受PU控制，源极为输出信号Gn；T4漏极为Gn，栅极受时钟信号CK控制，源极为VGL；T5漏极为Gn，栅极受PD控制，源极为VGL；T6为初态复位管，漏极为输入信号VGX，栅极受复位信号(reset)控制，源极为PD；T7为下拉管，漏极为PD，栅极为PU，源极为VGL。

在本申请一实施例中，奇数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号与偶数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号互为相反且不交叠。如图4所示的多级移位寄存器组成的栅极驱动电路的框架示意图，上一级的移位寄存器单元的输出信号作为下一级的移位寄存器单元的激励信号，下一级的移位寄存器单元的输出信号作为上一级的移位寄存器单元中第一晶体管的栅极的控制信号。在此，第一级ASG的STP端口输入整个***的激励信号STP，CK输入***时钟CK，CKB输出***时钟CKB，Gn输出第一级输出信号G1，Gn+1连接第二级输出信号G2；第二级ASG的STP端口输入第一级输出信号做激励，CK输入***时钟CKB，CKB输出***时钟CK，Gn输出第一级输出信号G2，Gn+1连接第三级输出信号G3；以此类推，且奇数级和偶数级的时钟信号CK和CKB是相反的，奇数级CK端口连接CK，CKB端口连接CKB；偶数级CK端口连接CKB，CKB端口连接CK。另外所有级reset端口都输入RESET信号，VGX端口都输入VGX信号。总共有效的ASG单元有N个，最后额外一级ASG单元做dummy，STP输入Gn信号，Gn+1输入***STP信号，Gn+1的输出为无效输出。通常，DIR1连接高电平VGH，DIR2连接低电平VGL；若需要反向产生栅极输出信号，可以将DIR1连接低电平VGL，DIR2连接高电平VGH，由于STP连接了第一级的T0和最后一级dummy级的T1的栅极，可以完成类似从第一级到dummy级的移位寄存器输出的从dummy级向第一级的反向输出过程。

在本申请一实施例中，所述复位管T6的漏极连接输入信号，所述输入信号在时钟信号的第一时刻被拉高，在第二时刻被拉低。所述第二晶体管T2的源极连接低电平信号，所述第四晶体管T4的源极与所述第五晶体管T5的源极连接低电平信号，所述下拉管T7的源极连接低电平信号。如图5所示的改进的ASG时序图，初态时Reset被拉高，T6导通，VGX的电平会被传输到PD点；在t1时刻，VGX开始被拉高，此时PD也被拉高，PD电平拉高导致T2和T5导通，将PU和Gn与VGL相连，完成对PU和Gn复位；t2时刻VGX被拉低，Reset保持拉高状态，此时PD被拉低，t3时刻reset被拉低，完成复位全过程。t4时刻输入高电平STP激励，将PU拉高，此时T3管导通，同时T7栅极被置高电平，将PD拉低到VGL，保持PU高电平可以使PD不会拉低T2和T5，从而不会对PU和Gn有影响；t5时刻STP的脉冲结束，但是C1电容能够保持住PU的高电平使T3持续导通；t6时刻CKB被拉高，输出Gn被拉高，由于电容特性，C1将PU抬高(自举)，PU被再次拉高令T3被施加更高的栅压，使Gn可以被快速拉高。在t6-t7时刻间，G1输出给到第二级STP上，通过第二级的T0拉高第二级ASG的PU，并可以在G1被拉低后通过C1保持高电平电位。t7时刻，CKB被拉低，Gn处于低电平；使用错位时钟，t8时刻CK被拉高，此时有三个效果：1)第一级ASG中T4被导通，G1被拉低；2)同时拉高的G2反馈回到第一级ASG，通过T1将PU拉低；3)因为奇数级和偶数级的时钟信号是反向的，此时第二级ASG中的T3管漏端被给予高电平，G2拉高，完成受时钟信号控制的移位寄存效果。时钟信号的脉冲宽度，t6-t7，t8-t9，t10-t11可按实际读出电路所需时间调节但保持一致。t9时刻CK被拉低；t10时刻CKB被重新拉高，在第一级ASG中，随着CKB被拉高，通过C2电容，PD点电平被耦合抬高，T2，T5导通将PU和Gn拉低至VGL；此后通过CK和CKB的交叠拉高，保证Gn始终处于低电平。当第N级产生完GN信号，传输至dummy级，即Gn+1级ASG，激励信号STP端输入高电平，dummy级PU被拉高，当CKB端口输入高电平时钟后，Gn被拉高，反馈回第n级；但由于没有可以拉低PU的方式可以让dummy级输出端Gn一直有与CKB端口输入的时钟信号同步的输出信号，反馈回上一级Gn帮助这一级Gn在被拉低后可以一直保持拉低状态。

通过错位时钟的设置保证了错位栅极输出信号，没有交叠保证栅极依次打开，不会相互影响。另外，在初态复位过程中只使用一个晶体管，减少了版图面积，同时可以对PD进行初态时刻的拉低，而不是悬空状态，保证对后续给予激励信号后对自举点拉高过程不存在对冲影响。

根据本申请又一个方面，提供了一种使用前述所述的栅极驱动电路的区域扫描方法，该方法包括：步骤S11，基于探测到的指纹触发信息从多个由栅极驱动电路组成的块中选择指定区域块，其中，所述指定区域块中各块均包括N+1级移位寄存器；步骤S12，将所述指定区域中的移位寄存器单元的激励信号设置为高电平，剩余移位寄存器单元的激励信号保持接收低电平。在此，如图6所示，前述所述的栅极驱动电路可以运用于区域扫描中，探测到指纹从而选中指定范围的ASG单元，例如选中从第3块到第6块这一区域，每一块包含N+1级移位寄存器，对于探测到指纹的指定区域中的ASG单元给予高电平的STP信号，复位后STP拉高输出栅极驱动电平，其他块中的ASG单元保持静默，STP接到低电平不触发。从而实现区域扫描，节省功耗和时间。在本申请一优选实施例中，比如检测区先分为一些ASG块，序号为1,2,3……100，当检测到序号3,4,5的范围探测到了指纹，则序号3,4,5对应的块为指定范围的ASG单元，给予序号3,4,5块对应的ASG单元高电平激励，其他序号对应的块中的ASG单元保持静默。需要说明的是，上述实施例中选择的指定范围中的ASG单元仅为举例，也可以为序号2,3,4对应的ASG单元或其他序号对应的ASG单元。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其他的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。

Claims (7)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N+1级移位寄存器单元，其中，N为正整数；

各移位寄存器单元包括初级晶体管、第一晶体管、第二晶体管、第三晶体管、复位管及下拉管；

初级晶体管的栅极用于接收激励信号；

第一晶体管的栅极用于接收下一级移位寄存器单元反馈的输出信号以控制栅极控制信号；

初级晶体管的源极与第一晶体管的漏极、第二晶体管的漏极、第三晶体管的栅极以及下拉管的栅极交汇于自举点；

所述复位管的漏极连接输入信号，栅极受复位信号控制，所述复位管的源极、所述第二晶体管的栅极、所述下拉管的漏极及第五晶体管的栅极交汇于电平下拉控制节点；

所述复位管的漏极连接输入信号，所述输入信号在时钟信号的第一时刻被拉高，在第二时刻被拉低；

第三晶体管的源极、第四晶体管的漏极及第五晶体管的漏极与移位寄存器的输出信号连接；

第三晶体管的漏极接收第一时钟信号，第四晶体管的栅极接收第二时钟信号，第一时钟信号与第二时钟信号互为相反且不交叠。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述初级晶体管的漏极连接第一电平信号，所述第一晶体管的源极连接第二电平信号，第一电平信号与第二电平信号的电位相反。

3.根据权利要求1所述的栅极驱动电路，其特征在于，各移位寄存器单元包括第一电容和第二电容，所述第一电容的两极板分别连接自举点和移位寄存器的输出信号，所述第二电容的两极板分别连接第一时钟信号和所述电平下拉控制节点。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二晶体管的源极连接低电平信号，所述第四晶体管的源极与所述第五晶体管的源极连接低电平信号，所述下拉管的源极连接低电平信号。

5.根据权利要求1所述的栅极驱动电路，其特征在于，奇数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号与偶数级的移位寄存器单元所连接的第一时钟信号和第二时钟信号互为相反且不交叠。

6.根据权利要求1所述的栅极驱动电路，其特征在于，上一级的移位寄存器单元的输出信号作为下一级的移位寄存器单元的激励信号，下一级的移位寄存器单元的输出信号作为上一级的移位寄存器单元中第一晶体管的栅极的控制信号。

7.一种使用权利要求1至6中任一项所述的栅极驱动电路的区域扫描方法，其特征在于，所述方法包括：

基于探测到的指纹触发信息从多个由栅极驱动电路组成的块中选择指定区域块，其中，所述指定区域块中各块均包括N+1级移位寄存器；

通过复位管的漏极连接输入信号，所述输入信号在时钟信号的第一时刻被拉高，在第二时刻被拉低，以进行复位所述指定区域中的移位寄存器单元的激励信号；

将复位后的所述指定区域中的移位寄存器单元的激励信号设置为高电平，剩余移位寄存器单元的激励信号保持接收低电平。

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